摘要： 实验内容： 要求用VHDL结构描述的方法设计一个半加器。View Code 1 library ieee; --第一个低层设计实体 xor_gate 2 use ieee.std_logic_1164.all; 3 entity xor_gate is 4 port(op1 , op2 : in std_logic; 5 xor_result: out std_logic); 6 end xor_gate; 7 architecture behave of xor_gate is 8 begin 9 xor_res... 阅读全文