半加器设计（结构描述法）

实验内容：

           要求用VHDL结构描述的方法设计一个半加器。

 

library ieee;                        --第一个低层设计实体 xor_gate
use ieee.std_logic_1164.all;
entity xor_gate is
    port(op1 , op2 : in std_logic;
        xor_result: out std_logic);
end xor_gate;
architecture behave of xor_gate is
begin
    xor_result <= op1 xor op2;
end behave;


library ieee;                        --第二个低层设计实体 and_gate
use ieee.std_logic_1164.all;
entity and_gate is
    port(op1 , op2 : in std_logic;
        and_result : out std_logic);
end and_gate;
architecture behave of and_gate is
begin
    and_result <= op1 and op2;
end behave;


library ieee;                        --顶层设计实体 half_adder
use ieee.std_logic_1164.all;
entity half_adder is
    port(a , b       : in std_logic;
         sum , carry : out std_logic);
end half_adder;
architecture struct of half_adder is
component xor_gate                    --说明元件 “异或门” xor_gate
    port(op1 , op2  : in std_logic;
        xor_result : out std_logic);
end component;
component and_gate                    --说明元件“与门” and_gate
    port(op1 , op2  : in std_logic;
         and_result : out std_logic);
end component;
begin
    G1 : xor_gate port map                --对“异或门”xor_gate的一次例化
            (op1 => a , op2 => b , xor_result => sum);
    G2 : and_gate port map                --对“与门”and_gate的一次例化
            (op1 => a , op2 => b , and_result => carry);
end struct;