摘要：3. 时序概念 发现对于时序基础的介绍这一块，Intel 的文档竟然要比 Xilinx 的详细，因此引用了很多 Intel 的文档内容。 3.1 术语 发送沿（launch edge），指用来发送数据的源时钟的活动边缘。 采样沿（capture edge），Intel 的文档中称作 latch ed 阅读全文

摘要：编写 Verilog 代码多年，至今才无意中发现了一种奇怪的语法，估计见过的这种的写法的人，在 FPGA 开发者中不会超过 20% 吧。 阅读全文

摘要：为了获得最佳精度路径覆盖信息，必须正确定义时钟。 阅读全文

摘要：《Xilinx约束学习笔记》为自己阅读 Xilinx 官方 UG903 文档后的学习笔记，大多数为翻译得来，方便大家学习。 阅读全文