浪潮加速卡XC7K480T搭建microblaze工程

XC7K480T搭建MicroBlaze测试工程

背景

前面我们使用小黄鱼淘到的板子并且使用JTAG探测了板上所有芯片的管脚，接下来准备搭建一个工程用来测试板上的各个接口和外设。板上的各个资源和FPGA的连接关系如下图

graph LR 50M单端时钟-->FPGA 200M差分时钟*2-->FPGA FPGA[XC7K480TFFG1156]<--72bit-->DDR3_1[2GB 64bit+ECC] FPGA[XC7K480TFFG1156]<--72bit-->DDR3_2[2GB 64bit+ECC] FPGA[XC7K480TFFG1156]--GPIO-->LED[LED*3] FPGA[XC7K480TFFG1156]<--I2C-->LM32[LM32 温度传感器] FPGA<--PCIE X8-->PCIE插槽

本次工程打算使用MicroBlaze软核来连接板上各个外设接口，将2组DDR、LED灯和温度传感器都连接到软核，再在软核中编写程序操作各个外设。主要目的是为了熟悉Vivado联合Vitis的开发流程和学习各个IP的用法。

本次开发基于Vivado2024.1，其中软件开发Vitis IDE与老版本界面有较大差异，2024版做得像Vscode的界面了。但软件部分开发流程和老版本还是差不多的，只是新增了些新功能和调整了界面布局。

创建Vivado工程

工程创建

创建一个新工程，芯片选中XC7K480TFFG1156

创建BlockDesign，命名为microblaze

例化IP

在Block Design中添加要使用的IP，这里我们主要会用到Microblaze、MIG、AXI-GPIO、AXI-I2C这几个IP。其中microblaze是xilinx的软核处理器，根据IP参数设置可配置为微控制器或微处理器，类似MCU或处理器，只是是在FPGA中使用逻辑门实现的。MIG IP是Vivado提供的内存控制器，用来连接外部的DDR颗粒并对外提供AXI总线接口，MicroBlaze就可以通过AXI总线读写内存芯片中的存储区域了。AXI GPIO IP则是作为MicroBlaze的GPIO外设，通过AXI接口挂载到系统总线上，MicroBlaze就可以通过读写IP内的寄存器控制GPIO的方向和输入输出了。类似的，AXI IIC IP则为MicroBlaze提供一路I2C接口，这里I2C接口是连接到板上的温度传感器的，后面可以通过程序控制软核通过I2C读取传感器的温度值。

配置MicroBlaze IP

配置MicroBlaze IP。双击调出来的MicroBlaze IP核，选择预定义配置为微控制器（Microcontroller Preset）,点击OK保存退出。

配置MIG IP

配置MIG IP。双击MIG IP核，进入MIG配置界面，里面主要是设置和内存相关的一些参数，如DDR颗粒型号、数据位宽、时钟频率、引脚分配等。

控制器数量选择2，把板上的2组DDR都例化进去，点击Next。

引脚兼容设计，这儿可以不选，直接Next。

选择DDR控制器类型，板上为3组DDR3内存，默认即可，点击Next。

这一页需要配置DDR的时钟频率，默认为533.33M，DDR是时钟双沿采样，因此数据最大传输速率为1066.66MB/s，这款FPGA最大只支持这个频率。下面选中DDR颗粒型号，根据板上DDR颗粒的丝印反查DDR型号应为MT41K256M8XX-15E。再下面选则DDR数据宽度，板上每组DDR有9片DDR颗粒并联组成，因此数据总宽度为72位，其中64位为数据，8位为ECC校验。其他参数使用默认即可，点击Next。

下面配置AXI端口的东西，这里使用默认参数即可。

接下来配置第2组DDR的参数，和前面的步骤一样，配置完后点击Next。

这里主要是设置DDR控制器的输入时钟，我们使用板上的200M晶振时钟，两组DDR都修改输入时钟频率为200MHz，其他参数默认，点击Next。

这是是设置输入时钟类型，由于板上200M晶振输出为差分信号，因此选择为差分；参考时钟选择使用系统时钟，否则MIG外部还需提供一路参考时钟，为了简化设计就使用前面的系统时钟即可；另外可以修改下下面的系统复位极性为高有效，否则默认低有效但MIG得端口名中不会带后缀n，在后面设计时容易接错。设计好后点击Next。

内部匹配电阻使用默认50欧即可。

下一步开始进行管脚分配了，这儿选择固定管脚。

点击Read XDC/UCF，选中提供的DDR管脚约束文件XC7K480T_DDR3_0.xdc，再点击Validate校验管脚分配是否符合要求，无问题后点击Next。

重复上面的步骤分配另一组DDR的管脚。

下一步是分配MIG系统时钟管脚，根据管脚定义选择对应的时钟管脚，其他信号可不分配管脚。

再后面就一路Next直到退出IP设置生成配置好的MIG IP核。可以看到最终的IP后外面有2组DDR接口、两组S0/1_AXI分别就是两组DDR的AXI总线接口，S0/1_AXI_CTRL是ECC部分的接口C0/1_SYS_CLK是之前配置的两组DDR的系统时钟输入端。

配置AXI GPIO IP

配置AXI GPIO IP，双击AXI GPIO核，设置GPIO数量为3，与3路LED灯对应。

搭建MicroBlaze系统

搭建MicroBlaze最小系统。IP设置完后，点击Run Block Automation来自动处理Microblaze的外围模块，注意需要选择debug模块为Debug&&UART，这样JTAG仿真器就可以作为软核的串口，用来调试打印了。时钟选择New Clock Wizard，使用外部50M晶振时钟作为软核的系统时钟。