低功耗设计方法

系统级架构（决定 70 % 功耗）

技术	2025 主流做法	实测收益	落地提示
多电源域	UPF 3.0 定义 Shut-down / Retention / Always-on 三类域	静态功耗 ↓ 40 %	早期 Power Intent 与功能 RTL 同步迭代
DVFS	细粒度 10 mV / 25 MHz 步进，0.4 V → 1.0 V 动态调压	动态功耗 ↓ 65 %	搭配 片上 LDO 与 Error Detection 防止欠压
时钟门控	分级 CG：Module-CG → Register-CG → Cell-CG	动态功耗 ↓ 35 %	用 Clock Controller IP 统一使能，禁止手工写 CG
电源门控	细粒度 MT-CMOS，Header + Footer 双开关	静态功耗 ↓ 90 %	保留寄存器用 Retention Flip-Flop，隔离单元放边界
近传感器计算	像素级模拟计算 嵌入 CIS，数字部分 0.4 V 运行	片外传输功耗 ↓ 80 %	AI ISP 场景已量产
Chiplet & 3DIC	逻辑+内存 3D 堆叠，TSV 短互连	线电容 ↓ 30 %	用 热感知布局 避免热点

RTL 级（决定 25 % 功耗）

技术	2025 主流做法	实测收益	落地提示
操作数隔离	自动插入 Enable，组合逻辑前加门控	动态功耗 ↓ 18 %	Synopsys Power Compiler 一键完成
多阈值单元	非关键路径 → HVT，关键路径 → LVT	静态功耗 ↓ 4×	DC Ultra 支持 Mixed-VT 自动替换
异步电路	Handshake FSM 替代全局时钟	空载功耗 ≈ 0	现阶段的 FPGA 原型 已可用
低功耗 FSM	格雷码 + One-Hot 减少翻转	动态功耗 ↓ 15 %	SpyGlass CDC 检查非法跳转
总线编码	DBI 反转 + 稀疏切换	线动态功耗 ↓ 25 %	AMBA5 已内置 DBI 信号
** retention F/F **	Balloon Cell 保存状态，断电后恢复	唤醒时间 < 1 μs	TSMC 28 nm 库已集成

物理级（决定 5 % 功耗，但影响时序）

技术	2025 主流做法	实测收益	落地提示
电源网格优化	低阻抗网格 + 局部退耦电容	IR-Drop ↓ 30 %	RedHawk-SC 做 Dynamic IR 签核
热感知布局	Hot-Block 分散 + TSV 导热柱	热点温度 ↓ 8 °C	ICC2 支持 Thermal-Aware Placement
低电容互连	28 nm 低 k 介质 + 双倍间距	线电容 ↓ 20 %	仅用于非关键路径，面积换功耗
定制单元	低功耗 SRAM + 高密度 Filler	静态功耗 ↓ 10 %	Memory Compiler 直接生成 Retention SRAM

验证与 Sign-off（防止低功耗失效）

步骤	工具/方法	通过标准
UPF 一致性	VC-LP + SpyGlass Power	无 illegal isolation / missing level-shifter
电源域仿真	VCS Power-Aware	切换过程无 X 传播 / 无功能错误
功耗报告	PrimeTime PX	Leakage + Dynamic < 预算 5 %
热仿真	RedHawk-SC Thermal	Max Temp < 105 °C（车规）
CDC 检查	SpyGlass CDC	异步路径全部同步器化

静态低功耗技术

多阈值工艺（Multi-Vt Design）方法

保持寄存器

• 部分寄存器配置，在掉电时，不想让数据丢失，此时需要将其通过保持寄存器进行保持；上电之后，再restore到可掉电域

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