在Quartus下仿真FIFO的读写

因为处理的AD需要用FIFO匹配时序和速度

构建了一个8bit*8(深度)的FIFO

异步清零

如下图所示：

各个管脚都是高电平有效，加入时序仿真如下：

仿真结果如下：

在结果中能看到很不稳定的现象发生：

原因应该就是网上大家说的，使用格雷码或者使用触发器级联看看是不是可以解决问题。