<DC guide ---8>

上一文只是说了约束的具体内容. 完成整个综合的脚本还没有写. 本文将介绍这个.

我们这个实现是 读入design.v ，完成creat_clock、设置好约束，然后保存。并不进行综合。

 

我们先编写了setup文件，配置了target_librart、link、search_path、

接着启动dc，然后我们读入 verilog、然后设置current_design、check_design

其中my.con 内容如下:

 

 在运行之前,我们可以使用dcprochek  （shell命令）进行检查  my.con、my_design.scr的语法。

 

 

 

check_timing 命令，会检查约束时候有遗漏的部分。也挺重要的，我们这个地方没有加。

  

这个结果时进行 check_timg报出来的，因为我悄悄的注释掉了out1的约束信息,它能报出来提示我们 还没有约束endpoint