摘要：从RTL到最终的GDS版图,大致需要经过什么阶段. RTL +SDC（性能需求），经过后端，完成版图。 版图要保证 功能、性能、要符合fab厂的物理规则(走线、宽度等)。 逻辑综合 目的: 把RTL代码,转换成工艺库的门电路，如0.11m， 55nm库. 步骤: (1) 翻译成逻辑表达式。(2) O 阅读全文

摘要：Verilog是一种硬件描述语言.它是一种描述型工具, 就像素描笔一样,画了一个太阳 。通过这个画,其实我是想告诉大家: 今天太热了！ 每次提到Verilog怎么学,总有很多人告诉你, 它是描述型语言,语法简单,你应该去学数字电路设计. 什么叫数字电路 ? 本质肯定是电路, 那电路是干啥用的，肯定是 阅读全文