摘要：我们进行了时钟建模,设置了input\output_delay,这些都是为了DC对综合逻辑的优化而准备的. 我们知道std_cell各自都由延迟，DC不断替换期间，以满足时序要求。那么这些cell_delay到底是怎么一回事？ 整个电路会被拆成 cell +net cell的延迟信息是一个范围值,它 阅读全文

摘要：上一文只是说了约束的具体内容. 完成整个综合的脚本还没有写. 本文将介绍这个. 我们这个实现是 读入design.v ，完成creat_clock、设置好约束，然后保存。并不进行综合。 我们先编写了setup文件，配置了target_librart、link、search_path、 接着启动dc， 阅读全文

摘要：在前面介绍了如何进行添加约束，一遍所有的组合逻辑都能正确的进行时间优化，满足寄存器的setup、hold. 但是呢，往往这些约束信息，需要很多条目。如果每次都手动输入，就有很大几率出错。 所以脚本化，是必然要进行的、 DC运行后，会自动的执行tcl脚本。我们所有的anlayze、elaborate、 阅读全文

摘要：条件编译 符合条件，才进行编译。不符合条件的部分，直接忽略，根本不对其进行编译，能大大的提高效率。 主要有两种方式 ： (1) #if expressition 看表达式结果。 (2) #ifdef xxx 看是否有过define xxx行为。 (1) #if expression 首先对这个表达式 阅读全文