摘要：
1.wire module top_module ( input in, output out); assign out = in; endmodule 2.GND module top_module ( output out); assign out = 1'b0; endmodule 3.NOR 阅读全文
posted @ 2021-03-23 19:23
黑衣の甘铃儿
阅读(68)
评论(0)
推荐(0)
摘要：
1.Conditional 注意："<"是比较无符号数的大小。 module top_module ( input [7:0] a, b, c, d, output [7:0] min);// // assign intermediate_result1 = compare? true: false 阅读全文
posted @ 2021-03-23 16:43
黑衣の甘铃儿
阅读(277)
评论(0)
推荐(0)
摘要：
1.Alwaysblock2 module top_module( input clk, input a, input b, output wire out_assign, output reg out_always_comb, output reg out_always_ff ); assign 阅读全文
posted @ 2021-03-23 15:53
黑衣の甘铃儿
阅读(252)
评论(0)
推荐(0)
浙公网安备 33010602011771号