2021年1月25日

对Xilinx FPGA的IDELAY的理解

摘要： 为了调整项目中的时钟与数据的时序关系，常常需要用到IDELAY这样的PRIMITIVES，如何更好的来开发使用IDELAY，到底它是如何工作的，它和IDELAYCTRL又是如何连动的呢，这里做了一点探讨，本文以V7的IDELAY2和IDELAYCTRL来整理，对基本的东西没有展开，如果使用过这类Se 阅读全文

posted @ 2021-01-25 01:35 君子爱才好色 阅读(353) 评论(0) 推荐(0) 编辑

2021年1月22日

QuestaSim使用Xilinx库的设置

摘要： QuestaSim使用Xilinx库的设置 https://blog.csdn.net/miracle_eicont/article/details/112926647 阅读全文

posted @ 2021-01-22 00:09 君子爱才好色 阅读(129) 评论(0) 推荐(0) 编辑

2021年1月21日

知识点整理

摘要： 在source insight加入扩展包*.clf的方法： 1、以前的版本请删除options--> preferences-->languages-->Delete-->verilog hdl 2、options->preferences->languages->import-> .clf 3、d 阅读全文

posted @ 2021-01-21 12:41 君子爱才好色 阅读(97) 评论(0) 推荐(0) 编辑

PCB线宽与电流的关系

摘要： 阅读全文

posted @ 2021-01-21 12:05 君子爱才好色 阅读(52) 评论(0) 推荐(0) 编辑

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