摘要：http://vhdlguru.blogspot.com/2010/04/difference-between-risingedgeclk-and.htmlrising_edge 是非常严格的上升沿，必须从0到1 ， (clk'event and clk='1')可以从X到1查看rising_edge原型 FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS BEGIN RETURN (s'EVENT AND (To_X01(s) = '1') AND ... 阅读全文

摘要：boomhttp://ddd.fit.cvut.cz/prj/BOOM/index.php?page=mainBOOM –QG –Ov in.txt out.txt逻辑表达式生成真值表http://turner.faculty.swau.edu/mathematics/materialslibrary/truth/ 阅读全文

摘要：http://bbs.eetop.cn/thread-285517-1-1.html使用filelist，然后使用-yyour_ise_library_rtl(behavior)_code_path+libext+.v或者vhldcom -lib unisim C:\Xilinx\12.2\ISE_DS\ISE\vhdl\src\unisims\unisim_VCOMP.vhd或者vhldcom -lib unisim C:\Xilinx\12.2\ISE_DS\ISE\vhdl\src\unisims\unisim_VCOMP.vhd 编译后，在本地文件夹下应有unisim.lib++目录， 阅读全文

摘要：1.为单个工程加入库在某一个目录建立工程然后 vlib unisimvcom -work unsim *.vhd 然后就加入了unisim库如果是windows的话，工程文件mpf应该是记录了这个库的信息，所以重新打开这个工程时，依然有这个库linux，不用gui界面的话，可以在源文件目录加入modelsim.ini ，在ini文件中加入unisim库路径， 这样 vcom命令执行的时候就会自动载入unisim库了2.modelsim vmap命令的作用vmap是把库的物理位置映射到你当前工作目录，这样，编译仿真的时候直接用library unisim 就能找到这个库了3.成为标准库：理论上. 阅读全文

摘要：Logic gates http://www.ee.surrey.ac.uk/Projects/Labview/gatesfunc/Digital systems are said to be constructed by using logic gates. These gates are the AND, OR, NOT, NAND, NOR, EXOR and EXNOR gates. The basic operations are described below with the aid oftruth tables.AND gateThe AND gate is an electr 阅读全文

摘要：另外一篇入门教程：http://www.dzjs.net/html/EDAjishu/2006/1231/1316.htmlAbstract本文介紹如何使用Debussy與ModelSim做Co-Simulation，並使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。Introduction使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e我之前一直使用Debussy + NC-Verilog做simulation，Debussy (Verdi)可以說是HDL的Source Insight，是trace與debug的神兵利器，N 阅读全文