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摘要: This packages defines a standard for designers to use in describing the interconnection data types used in vhdl modeling.1 std_logic_1164 1 PACKAGE ... 阅读全文
posted @ 2015-06-24 16:00 mengdie 阅读(2027) 评论(0) 推荐(0)
摘要: VHDL allows the user to define own data types.1 user-defined integer types -- This is indeed the pre-defined type integertype integer is range -21474... 阅读全文
posted @ 2015-06-23 23:24 mengdie 阅读(283) 评论(0) 推荐(0)
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posted @ 2015-06-23 17:35 mengdie 阅读(134) 评论(0) 推荐(0)
摘要: 1. unterscheiden - unterschied - unterschieden 区别,区分;(能够)分清 Die beiden Begriffe sind nur schwer zu unterscheiden. Er kann Gut und Böse nicht ... 阅读全文
posted @ 2015-06-23 05:09 mengdie 阅读(180) 评论(0) 推荐(0)
摘要: 1. das Abseits, - 越位 Der Linienrichter winkte Abseits. winken - winkte - gewunken 示意2. abspielen vi 发生,进行 vt 传球 Die Schießerei spielte sich... 阅读全文
posted @ 2015-06-23 04:26 mengdie 阅读(136) 评论(0) 推荐(0)
摘要: 1. die Sicherheit, -en 安全(性) Was ist Ihnen wichtiger: Freiheit oder Sicherheit? Wie ist es mit der Sicherheit?2. definitiv a. 确定的 Er hat ... 阅读全文
posted @ 2015-06-23 03:41 mengdie 阅读(104) 评论(0) 推荐(0)
摘要: Here is a simple example by assembly language. It is based on openMSP430. Very important is tounderstand "interrupt vectors". 1 .global main 2 3 .s... 阅读全文
posted @ 2015-06-22 22:54 mengdie 阅读(207) 评论(0) 推荐(0)
摘要: 1. hinweisen - wies hin - hingewiesen 向...指出,指明 auf etw.(A) hinweisen Ich möchte (Sie) darauf hiweisen, dass das Rauchen hier verboten ist.2. be... 阅读全文
posted @ 2015-06-22 02:10 mengdie 阅读(163) 评论(0) 推荐(0)
摘要: 以前课题用的是友晶的DE2-70,现在重拾FPGA,选了一款性价比高的DE2。恰逢闲来无事,于是尝试将各个Verilog模块翻译成VHDL,半算回顾以前的知识,半算练习VHDL。Verilog 01 1 module SEG7_LUT ( oSEG,iDIG ); 2 inpu... 阅读全文
posted @ 2015-06-21 06:34 mengdie 阅读(395) 评论(0) 推荐(0)
摘要: Dieser WegDieser Weg wird kein leichter sein.Dieser Weg wird steinig und schwer.Nicht mit vielen wirst du dir einig sein,doch dieses Leben bie... 阅读全文
posted @ 2015-06-21 05:05 mengdie 阅读(165) 评论(0) 推荐(0)
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