2025年11月28日
基于FPGA的一维时间序列idct变换verilog实现,包含testbench和matlab辅助验证程序
摘要： 1.算法运行效果图预览 (完整程序运行后无水印) 由于FPGA中的数据通常采用定点表示，在计算过程中会引入量化和舍入误差。因此，上述FPGA的测试结果，在数值较小时，和MATLAB存在一点误差。 2.算法运行软件版本 vivado2019.2 Matlab2022a 3.部分核心程序 （完整版代码包 阅读全文
posted @ 2025-11-28 16:55 简简单单做算法 阅读(5) 评论(0) 推荐(0)