Mark Lewis' BLOG

摘要： 1. PCB设计中的20H原则？"20H规则"的采用是指要确保电源平面的边缘要比0V平面边缘至少缩入相当于两个平面间层距的20倍。(1)这个规则经常被要求用来作为降低来自0V/电源平面结构的侧边射击发射技术（抑制边缘辐射效应）。但是，20H规则仅在某些特定的条件下才会提供明显的效果。这些特定条件包括有：1. 在电源总线中电流波动的上升/下降时间要小于1ns。2. 电源平面要处在PCB的内部层面上，并且与它相邻的上下两个层面都为0V平面。这两个0V平面向外延伸的距离至少要相当于它们各自与电源平面间层距的20倍。3. 在所关心的任何频率上，电源总线结构不会产生谐振。4. PCB 阅读全文

摘要： 很久没写东西上来了，最近比较懒是一个原因，更重要的原因是我发现用Excel作笔记是个好方法~ 所以东西都写Excel里了~在这里把最近画PCB板子遇到的问题和解决办法贴出来吧~ 都是些菜鸟问题，供其他菜鸟参考~----------------------------------------------------------------------------------------------------------1、在Winter 09中怎么提取出原理图中的元件生成.SchDoc库元件？打开原理图，Design -> Make schematic library，会将原理图转化成同 阅读全文

摘要： 想对现成的一个NIOS TFT工程结合我手上液晶屏的具体情况进行修改，删除了NIOS软核中的1个我用不上的8位 PIO组件，编译完事并对各个引脚名称进行了更改。通过"Assignments -> Remove Assignments... -> Pin, Location & Routing Assignments”删除原来的引脚锁定并通过"Assignments -> Import Assignments..."导入了新的引脚锁定。哪知道一编译，出了错：Error: Illegal name "*****" -- p 阅读全文

摘要： 在将C语言例程改制成NIOS工程的时候，遇到了下图的错误，而且报错得很厉害，五六十条Error全是这样的：first defined heremultiple definition of "******"最后感谢搜索引擎，问题解决了~参考这篇文章：http://www.cppblog.com/baye/archive/2007/11/11/36398.html在***.h文件中为函数都加上extern声明；而后在main函数中#include ***.h 文件而不要包含***.c文件。例如我这里报错都集中在lcd.c文件中，在lcd.h文件中给所有报错函数加上extern声 阅读全文

摘要： 看了篇帖子《用感光电路板自制PCB攻略（网友电子白菜撰写）》，于是前几天在淘宝上买了一批PCB DIY工具和材料回来，想自己弄个试试，岂料障碍重重，甚至于酿成大祸...首先是PCB打印的软件设置问题，我用PCB环境的是Altium Designer Winter 09，原帖对于具体操作步骤介绍得不详细，还是参照感光板店家给的《负性感光板制作流程详解》来弄~ 虽然两篇文章所述的制作办法其实是不一致的~ 由于之前工作的时候听同事说过，打样单面板的话，把PCB走线画在底层（Bottom Layer），对方就知道你要打样的是单面板了，所以把线路都mirror布在底层了。打印PCB版图的软件设置1、文档 阅读全文

摘要： 转载出处：（1）cidaemon.exe 进程占用CPU 100%的解决方法 网址：http://blog.tianzi.org/article.asp?id=162（2）cidaemon.exe进程分析及CPU占用率高问题解决 网址：http://article.wxiu.com/system/winxp/200907/30-6182.html------------------------------------------------------------------------------------------------------------------------------ 阅读全文

摘要： 转载出处：http://www.360doc.com/content/10/0323/15/9922_19931502.shtmlXilinx和Altera的FPGA的对比[原创文章，转载请注明出处tengjingshu] 老板布置了一个任务：搞一个符合要求的DDS（直接数字频率合成），其中要求DDS存储波形的ROM地址要48位，天啊，这可是2的48次这么多个byte，FPGA有这么多空间吗？于是我就比较了一下Xilinx和Altera的FPGA逻辑资源。 （其实DDS中存储波形数据的ROM地址为没必要搞到48位，正弦波形间隔两位的数据差不了多少可以省了很多步长，加上其实只要存储1/4正弦波波 阅读全文

摘要： 最近被排线连接器折腾得焦头烂额~ 以下是一些学习笔记：--------------------------------------------------------------------------------------------------------------------------------------------------------FFC: Flexible Flat Cable，柔性扁平电缆。FPC: Flexible Print Circuit，柔性印制线路。从他们的制造上面来讲的话，他们线路形成的方式是不同的：(1) FPC 是用化学蚀刻的方式把FCCL(柔性覆铜 阅读全文

摘要： 问题描述：我的电脑上前前后后装了好几个Quartus Ⅱ和Nios Ⅱ版本，有6.0、9.0、10.0和10.1。Quartus Ⅱ10.1是前段时间新装上的，由于Quartus Ⅱ 9.0可以直接输入汉字，所以这次新建工程想用9.0来做。可是用QuartusⅡ 9.0下建立硬件工程并编译通过没有什么问题之后，用NiosⅡ 9.0想建立软件工程时，就出现了问题：先是有这样一个对话框提示环境变量不正确：事实证明，不论选“是”还是“否”，接下来建立工程时，都会出现Reason为Invalid project description的错误：如果按提示说明来看，更想不通，因为我选定的软件工程路径下根本 阅读全文

摘要： 昨天怀疑一个问题：当我第一个NIOS工程采用.pof文件格式的 "Active Serial Programming” 烧写到EPCS中并未Erase擦除，第二个NIOS工程采用JTAG模式下载进去，且并未选择"Erase"选项，那么前次工程烧写入到EPCS中的未擦除的硬件配置文件是否会对第二个NIOS工程的实验验证造成影响呢？今天实验了下，应该是无影响的，只是第二个工程采用JTAG下载完毕后，需要摁一下Reset复位一下才能显示当前工程的实验效果。 阅读全文