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摘要： 一、电平同步，主要解决单比特信号从慢速时钟域同步到快速时钟域的问题 以串口接收数据作为例子，如下图所示。 首先是三个输入信号用绿色标注，时钟、复位和单比特串行输入的数据rx信号。一般在FPGA的设计中，会对单比特串行输入的数据rx信号进行打了两拍的操作（如果不做该处理会偶尔出现接收到的数据出现错误的 阅读全文

摘要： 实现4bit无符号数流水线乘法器设计。 电路的接口如下图所示。 题解主体 4bit流水线乘法器的设计采用乘法竖式运算的思想，本质是将乘法运算转换为加法运算。具体实现思路如下图： 最后的temp0、temp1、temp2、temp3的相加结果就是相乘结果。 1 2 3 4 5 6 7 8 9 10 1 阅读全文

摘要： 根据题目提供的双口RAM代码和接口描述，实现同步FIFO，要求FIFO位宽和深度参数化可配置。 电路的接口如下图所示。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 阅读全文

摘要： 请根据题目中给出的双口RAM代码和接口描述，实现异步FIFO，要求FIFO位宽和深度参数化可配置。 电路的接口如下图所示。 双口RAM端口说明： 端口名 I/O 描述 wclk input 写数据时钟 wenc input 写使能 waddr input 写地址 wdata input 输入数据 r 阅读全文

摘要： 设计一个同时输出7分频的时钟分频器，占空比要求为50% 注意rst为低电平复位 信号示意图： clk_pos是周期为7且在clk_in上升沿翻转的信号， clk_neg是周期为7且在clk_in下降沿翻转的信号。 代码 复制代码 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 阅读全文

摘要： 请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器 注意rst为低电平复位 信号示意图： 波形示意图： 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 3 阅读全文

摘要： 恢复内容开始 设计一个状态机，用来检测序列 1011，要求： 1、进行重叠检测 即10110111 会被检测通过2次 2、寄存器输出，在序列检测完成下一拍输出检测有效 注意rst为低电平复位 信号示意图： 波形示意图： 题目要求检测1011序列。重复序列检测状态机的难点是确定不同输入的情况下状态如何 阅读全文

摘要： 设计一个状态机，用来检测序列 10111，要求： 1、进行非重叠检测 即101110111 只会被检测通过一次 2、寄存器输出且同步输出结果 注意rst为低电平复位 信号示意图： 波形示意图： 状态机： 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 阅读全文

摘要： 描述 请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。 程序的接口信号图如下： 程序的功能时序图如下： 请使用Verilog HDL实现以上功能，并编写testbenc 阅读全文

摘要： 题目描述： 请编写一个序列检测模块，输入信号端口为data，表示数据有效的指示信号端口为data_valid。当data_valid信号为高时，表示此刻的输入信号data有效，参与序列检测；当data_valid为低时，data无效，抛弃该时刻的输入。当输入序列的有效信号满足0110时，拉高序列匹配 阅读全文