时钟切换电路

在多时钟域设计中有可能会需要进行时钟切换，本文介绍几种时钟切换电路

纯组合逻辑切换

纯组合逻辑切换的电路图如下

这种电路的缺点是会产生毛刺信号，如下图所示，当clk0处于高电平时sel从clk0切换到clk1就产生一个毛刺信号

无毛刺时钟切换电路

无毛刺时钟切换电路对使能信号加一级下降沿触发的触发器进行采样，电路结构如下

当sel信号发生变化时，如果另一个时钟正处于高电平则使能信号无法生效，这样就可以防止切换时产生毛刺，仿真的波形如下

因为采样有跨时钟域信号，为了防止亚稳态产生可以再加一级触发器