读半导体简史17制造为王

1. 制作之旅

1.1. 20世纪80年代，双阱工艺成为数字集成电路的主流，完成了“硅+CMOS+平面工艺”生态的最后一块拼图

• 1.1.1. 选择P型硅晶圆作为衬底，这是双阱工艺最常用的选择

• 1.1.1.1. 在其上外延掺杂浓度较低的P-型硅层

• 1.1.1.2. 在P-外延层中制作N阱和P阱

• 1.1.1.3. 在N阱中制作pMOS晶体管

• 1.1.1.4. 与P阱中制作nMOS晶体管

• 1.1.1.5. 使用金属层将pMOS和nMOS晶体管连接在一起，组成CMOS晶体管

• 1.1.2. 使用金属层将pMOS和nMOS晶体管连接在一起，组成CMOS晶体管

1.2. 21世纪初，​“硅+CMOS+平面工艺”生态完全成型

• 1.2.1. 以硅为主材料，基于CMOS晶体管的平面工艺不可撼动

• 1.2.2. 这个生态围绕如何制作出第一颗CMOS晶体管展开

• 1.2.3. 在集成电路中，基于“铜互连”技术的CMOS晶体管

• 1.2.4. 一个集成电路，即便仅包含这一个CMOS晶体管，依然以光刻为中心，反复使用刻蚀、研磨、扩散、沉积、清洗等工序，在一个平面之上完成

1.3. 衬底准备

1.4. 第1道光刻　制作浅沟槽隔离

• 1.4.1. 浅沟槽隔离(Shallow Trench Isolation，STI)将晶体管隔离为一个个独立区域，避免相互干扰，极大提高了芯片的集成度与性能，是制作集成电路的关键步骤

• 1.4.2. 不同的大厦需要不同的地基，不同的集成电路，如逻辑类与存储类，具有不同的STI制作方法

• 1.4.3. 光刻胶成型的第一步为旋转涂胶(Spin Coat)，将光刻胶涂敷在衬底之上

• 1.4.4. 软烘(Soft Bake)

• 1.4.4.1. 蒸发光刻胶中的溶剂，降低灰尘污染，提高光刻胶附着力

• 1.4.5. 对准与曝光(Align and Exposure)

• 1.4.5.1. 保证光罩图案对准晶圆，之后进行曝光，此时DUV将透过光罩，正性光刻胶中的感光剂将与之发生光化学反应

• 1.4.6. 曝光后烘焙PEB(Post Exposure Bake)

• 1.4.7. 显影与坚膜(Develop and Hard Bake)

• 1.4.8. 显影后检测(After Develop Inspection，ADI)

1.5. 第2～3道光刻　制作双阱

• 1.5.1. 使用N阱光罩进行光刻胶成型，即进行第2道光刻

• 1.5.2. 将磷离子注入外延层，形成N-阱

• 1.5.3. 使用P阱光罩进行第3道光刻，并重复以上步骤注入硼离子，形成P-阱

• 1.5.4. 进行快速退火，激活注入的杂质，还原载流子电性能并修复晶格

1.6. 第4～6道光刻　使用多晶硅制作栅极

• 1.6.1. 随后向N阱与P阱进行较浅的离子注入，之后进行快速退火，调整nMOS与pMOS的阈值电压，此时需要进行第4～5道光刻

• 1.6.2. 多晶硅沉积

• 1.6.3. 光刻胶成型

• 1.6.4. 使用干法对多晶硅进行刻蚀，去胶清洗后，得到一个垂直于剖面的多晶硅栅极

1.7. 第7～8道光刻　轻掺杂漏区注入

• 1.7.1. 引入轻掺杂漏区注入(Lightly Doped Drain，LDD)技术

• 1.7.2. 沉积二氧化硅薄膜SiO2包裹栅极，避免后续制作的氮化硅Si4N3层直接接触多晶硅栅极

1.8. 第9～10道光刻　源区与漏区的注入

1.9. 欧姆接触的制作

• 1.9.1. 肖特基和莫特势垒理论可以解释肖特基接触，即势垒的高度为金属功函数与半导体电子亲合势之差，却没有清晰解释金属与半导体产生欧姆接触的真正原因

• 1.9.2. 使用PVD设备沉积金属钴Co

• 1.9.2.1. 此阶段也可以使用金属镍(Ni)

• 1.9.2.2. 在低端制程中，也可以使用金属钛(Ti)

1.10. 连接孔的制作

• 1.10.1. 主要目的是在CMOS晶体管的源、栅、漏极所在区域的上方打孔，并用金属填充以连接金属层M1与晶体管层

• 1.10.2. 沉积金属阻挡层

• 1.10.3. 最后进行抛光操作，露出引脚接触点

1.11. 金属层与通孔的制作

• 1.11.1. 连接孔的制作完成后，将在抛光平面中沉积金属，之后围绕光刻，并使用加减法设备与辅助设备制作金属层图案

1.12. 晶圆级封装与SiP技术已经应用在智能手机处理器的制作中

• 1.12.1. TSV技术则在NAND存储行业占据主流，采用这种技术可以将多达256层的NAND Die纵向连接，从而在相同体积上容纳更多的晶体管

• 1.12.2. Chiplet技术盛行，其主要设计思想是将原本一颗较大的处理器芯片，分解为更小的组成模块，之后利用封装技术再将其连接为一个统一整体

• 1.12.3. 更小的组成模块意味着更小的Die尺寸，也意味着更高的良率

• 1.12.4. 无论是晶圆级封装、SiP、TSV还是Chiplet技术，一言以蔽之是将原本应用在集成电路制作中的技术下移到封测环节

2. Intel

2.1. 关键人员

• 2.1.1. 诺伊斯是集成电路的发明人

• 2.1.2. 摩尔是仙童的中流砥柱

• 2.1.3. 安迪·格鲁夫

2.2. PC的足迹沿着摩尔定律，沿着Intel指引的路标一路向前，从8086到奔腾，从奔腾到酷睿，晶体管的数目翻倍增长

• 2.2.1. Intel从未参与过集成晶体管数目的军备竞赛

• 2.2.2. Intel的PC与服务器，始终以“每秒钟数据交易次数”为核心，并不是“每秒钟执行指令的数目”​

• 2.2.3. 苹果发布的A12x处理器已经集成了100亿个晶体管

2.3. Intel的最大成就不是在一个芯片中集成更多的晶体管，不是与x86处理器相关的辉煌，而是持续推进着半导体全产业链的进步

• 2.3.1. 2000年后，IBM没再率先提出能够大规模量产的半导体工艺，将推动半导体科技前行的接力棒，正式移交给Intel

2.4. 在西方世界，所有掌握最核心应用场景的公司，都会义无反顾地选择向前沿科技进军

2.5. 2000年之后，Dennard缩放规律在支撑摩尔定律长达30年的正确性之后，在90nm工艺节点处失效

2.6. 可拉伸的硅

• 2.6.1. 应变硅技术是对硅的基础材料特性进行的一次系统优化，拓展了“硅+CMOS+平面工艺”生态的上行空间，从根本上提高了CMOS晶体管的性能

• 2.6.2. 锗硅层之上外延的单晶硅层，被称为应变硅层，最终作为CMOS晶体管的导电沟道

• 2.6.3. CMOS晶体管由pMOS与nMOS互补构成，两者性能需要协调一致，才能提高晶体管的整体性能

• 2.6.4. 应变硅技术除了可以优化CMOS晶体管的导电沟道之外，还有更大的潜力

• 2.6.5. 改进的应变硅技术优化了硅材料的基础特性

2.7. 硅栅技术

• 2.7.1. 1967年，贝尔实验室发现了使用多晶硅替换铝作为栅极的可能性，将其称为硅栅技术(Silicon Gate Technology，SGT)

• 2.7.2. 多晶硅的熔点远高于铝，这一特性为离子注入技术大规模应用于集成电路制作中奠定了基础

• 2.7.3. 产业界迅速将“Gate-Last”调整为“Gate-First”工艺，即率先制作栅极，并使用“多晶硅栅极+二氧化硅Oxide”制作集成电路

• 2.7.4. 在中低端制程中，CMOS电容等效于平板电容

• 2.7.5. High-K材料

• 2.7.6. HKMG在材料层面对CMOS晶体管进行了全方位改造

2.8. 金属栅极的回归

• 2.8.1. 因为工业界的竞争，Intel没有公开金属栅极的制作材料

• 2.8.2. 学术界依然使用HfN-Ti-TaN组成的叠层结构获得了功函数为5.1eV的pMOS栅极材料，而且可以对这个参数进行微调，进一步满足制作需求

• 2.8.3. 以IBM公司为首，TSMC、英飞凌、三星等几乎所有半导体公司都支持Gate-First这种性能价格比更优，而且不需要对之前制作工艺进行重大调整的路线

• 2.8.4. 只有Intel独自坚守着Gate-Last阵地，坚持认为金属栅极必将回归

• 2.8.5. Gate-Last工艺成为产业界的唯一选择，剩余的工作是逢山开路，遇水搭桥，使Gate-Last成为可能

• 2.8.6. High-K、金属栅极与Gate-Last的成功使得先进半导体工艺制程放弃了二氧化硅与多晶硅的这对组合，金属栅极再次回归

2.9. 晶体管的三维结构

• 2.9.1. 借助High K材料与金属栅极的组合，Intel顺利攻克45nm工艺节点，并于2007年销售基于这一工艺的处理器

• 2.9.2. 2010年1月，Intel再次突破32nm工艺节点

• 2.9.2.1. Intel在半导体制作领域，已经领先其他半导体厂商一到两代

• 2.9.3. SOI晶圆的主要专利集中在法国的Soitech手中

• 2.9.3.1. Intel无法容忍关键技术掌握在单一一个小公司手中，更不情愿为Soitech做嫁衣

• 2.9.3.2. Intel最终基于传统体硅晶圆，采用3D晶体管结构，攻克22nm工艺节点

• 2.9.4. 3D晶体管将CMOS晶体管结构从平面升级为立体

3. 筚路蓝缕

3.1. ​“筚路蓝缕，以启山林”出自《左传》​，意思是衣衫褴褛驾着柴车，去开山辟林

3.2. 科技不应该有地域的界限，但是站在科技企业背后的国家，依然决定了这个企业最终能够到达的高度

3.3. 20世纪七八十年代，台湾是“雨伞王国”​“玩具王国”​“圣诞节王国”​

3.4. 在台湾半导体产业高奏凯歌的今天，工研院模式已被神化，事实上几乎完全相同的产业政策，也应用于台湾目前为止并不成功的汽车、船舶等产业

3.5. 1985年4月，Xilinx设计出第一款产品

3.6. 1985年11月1日，Xilinx发布了世界上第一颗FPGA芯片，也是半导体史册上，第一颗采用Fabless模式生产出的芯片

• 3.6.1. 芯片的设计者Freeman被后人称为FPGA之父

• 3.6.2. Vonderschmitt则开创了基于Fabless的商业模式

• 3.6.3. 当时没有独立的晶圆厂，与现有晶圆厂的合作更似与虎谋皮，这些晶圆厂也有自己的设计部门

3.7. 在美国，PC产业逐步兴起，Intel从1985年的第8位，跃升至首位

3.8. 1987年，忠谋先生创建台积电

• 3.8.1. 忠谋先生出身于德州仪器，这家美国公司为中国的半导体事业输送了一大批人才，在半导体世界赫赫有名，却始终安逸地生活在世人的忽略之中

• 3.8.2. 台积电成立时，半导体的三大领域，计算、存储与通信的产业格局已定

• 3.8.3. 台积电从诞生的第一天起，决定了自己的代工基因，这种基因使台积电获得了强大的半导体制作能力，也注定了这家公司很难在应用领域有所作为

3.9. GAA结构晶体管的构想最早出现于1988年

• 3.9.1. 日本东芝半导体的Fujio Masuoka，也是被称为“闪存”之父的科学家，提出这种晶体管的制作方法与思路，将其称为SGT(Surrounding Gate Transistor)晶体管

• 3.9.2. GAA晶体管是优化CMOS电容的一种方式，比FinFET更具优势

• 3.9.3. GAA晶体管除了采用全面包围沟道的方式，以获得最大的CMOS电容之外，还可以与纳米线(Nanowire)技术结合，IBM沃森研究院在2009年实现了这一技术

3.10. 德州仪器从不放弃两个引脚、三个引脚的小器件，敝帚自珍着半导体世界的一切“庸俗”​

• 3.10.1. 这种几十年不间断拥抱“庸俗”的务实，使得这棵近百年的老树常青，也使得这家公司的产品鳞次栉比

• 3.10.2. 德州仪器却总能将这些错综复杂的产品线，梳理得井井有条

3.11. 台积电在今天的辉煌，遮掩了这个公司昔日的平凡

• 3.11.1. 这个公司从成立的1987年至2000年，每一年考虑的不过是如何活下去罢了

• 3.11.2. 在台积电苦苦挣扎的13余年的时间里，半导体产业的关注点不是Fabless公司，不是代工厂，更加不是台积电

• 3.11.3. 在1985～2000年这段时间，半导体排名前十的厂商无一采用Fabless模式

• 3.11.4. 20年后的今天，日本仅有铠侠，即前东芝半导体在这个前十名单中

3.12. 台积电的主要竞争对手是同处台湾的联华电子

• 3.12.1. 两个公司的较量没有引发半导体产业界的关注，有谁会去留意两只蚂蚁之间的战斗

• 3.12.2. 两个公司谁胜谁负，都无法改变晶圆代工与Fabless行业整体式微的格局

3.13. 1995年，FSA协会(Fabless Semiconductor Association)正式成立

3.14. 2000年，晶圆代工行业初见曙光

• 3.14.1. 通信巨头高通放弃手机与通信设备相关的下游业务，进军半导体产业

• 3.14.2. 高通选择了Fabless道路，将持有的无线通信专利以芯片的方式固化

• 3.14.3. 高通与博通的加入，使Fabless行业焕然一新，使晶圆代工行业焕然一新

• 3.14.4. 世界半导体格局在此时悄然发生了变化

• 3.14.5. 许多标志性事件是在这些事件发生很长的一段时间之后，绝大多数人才能真正地意识到

3.15. 不久之后，优秀的半导体设计公司如雨后春笋般涌现，英伟达、MTK与Marvell在这段时间创立，并借助代工模式逐步兴起，为半导体代工厂的发展提供了肥沃的土壤

3.16. IDM厂商在无奈中接受了晶圆代工模式并开始分化

• 3.16.1. 绝大多数IDM厂商，包括恩智浦、英飞凌、德州仪器、瑞萨等公司，最终选择了Fab-Lite模式，将部分产品交给代工厂，部分产品由自有晶圆厂生产

• 3.16.2. 只有半导体存储厂商，如三星、海力士与美光保持IDM模式

• 3.16.3. 即便Intel这种以自有晶圆厂为主的公司，目前也在使用晶圆代工厂的资源制作芯片

3.17. Intel自成一派，IBM、三星与从AMD分拆的格芯组成了另外一个阵营

3.18. 2004年，台积电取得了一定成就，完全掌握了IBM提出的铜互连、Low-K等技术，具备了大规模量产90nm集成电路的能力，却依然没有足够的筹码主导一个阵营

3.19. 2008年的金融危机对半导体产业带来了不小的冲击，2009年初台积电业绩大幅下滑，内忧外患中，78岁高龄的忠谋先生再度出山，重新担任台积电的CEO

3.20. 2013年，台积电开始量产基于FinFET的16nm芯片，追赶上了Intel的步伐

3.21. 2015年，IBM将纳米线升级为纳米片(Nanosheet)技术

3.22. 2017年6月与9月，苹果发布第二代iPad与iPhone8，这两个产品使用的处理器基于台积电的10nm工艺，台积电开始反超Intel

3.23. EUV的引入极大简化了FinFET晶体管的制作，将之前基于多重图形技术，历经多道光刻才能获得的高分辨率图形缩减到只需一道

• 3.23.1. 将之前需要四五十道光刻才能制作出的FinFET，削减为二十余道

3.24. 2019年，我国中科院微电子所制作了一种垂直结构的VSAFET(Vertical Sandwich gate-all-Around FET)

• 3.24.1. 微电子所制作这种晶体管时使用的是电子束光刻技术，制作效率无法与EUV光刻机相比，不具备将这种晶体管大规模生产的能力，但已经掌握了制作这种晶体管的必要工序

3.25. 2021年5月，IBM推出采用GAA与纳米片技术，基于2nm工艺节点的芯片