Verdi查看同时刻信号的先后次序方式
摘要：
仿真的时候加上runtime option "+fsdb+delta"， 然后用verdi打开波形，菜单中选取"view->Expand Delta->Expand/Collapse Time at Cursor"就可以放大光标所在区域，查看同时刻信号赋值的先后顺序。 阅读全文
posted @ 2020-05-28 20:46 lybinger 阅读(2189) 评论(0) 推荐(0)
AXI FIXED/WRAP 模式
摘要：
FIXED模式指的是，AXI每次读写的地址都是同一个； 例如 AXI master像地址0x00写入数据32‘h1234_5678，(burst_type=0, size=0, length=3), 则意味着'h78, 'h56, 'h34, 'h12被依次写入了地址0x00；这对应的是FIFO的读 阅读全文
posted @ 2020-05-26 17:04 lybinger 阅读(4119) 评论(0) 推荐(0)
pcie root port controller enumeration过程
摘要：
在link up后，pcie的application层（CPU）会: 首先读取bus=0,dev=0,func=0的configuration space;从而得知它是root port, header是type1类型； 然后读取bus=1,dev=0,func=0的configuration sp 阅读全文
posted @ 2020-01-17 17:30 lybinger 阅读(871) 评论(0) 推荐(0)
address-based routing ID-based routing
摘要：
address-based routing : Memory and IO Request； ID-based routing : Configuration Requests, ID-Routed Messages, Completions. 阅读全文
posted @ 2019-12-25 12:41 lybinger 阅读(297) 评论(0) 推荐(0)
crosslink
摘要：
crosslink指的是downstream port跟downstream port，upstream port跟upstream port相连的情况。有点像USB里面的OTG情况。 阅读全文
posted @ 2019-12-20 17:05 lybinger 阅读(408) 评论(0) 推荐(0)
systemverilog的执行流程
摘要：
systemverilog语句的执行流程： sva的执行流程： 阅读全文
posted @ 2019-12-13 12:05 lybinger 阅读(605) 评论(0) 推荐(0)
l1/l1cpm/l1.1/l1.2的区别
摘要：
L1不需要拉CLKREQ#，不会关REFCLK； L1CPM需要拉CLKREQ#，关REFCLK； L1.1需要拉CLKREQ#，关REFCLK，对于PIPE接口来说，还需要拉高rxelecidle_disable； L1.2需要拉CLKREQ#，关REFCLK，对于PIPE接口来说，还需要拉高rx 阅读全文
posted @ 2019-12-05 14:14 lybinger 阅读(2001) 评论(0) 推荐(0)
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