摘要： PCIE设备的Power状态有D0,D1,D2,D3hot, D3cold. 在D0,D1,D2,D3hot状态，设备收到PME_Turn_Off message之后，必须返回PME_TO_Ack。 在任何D状态，下游设备在执行完PME_Turn_Off/PME_TO_Ack之后，必须通过PM_En 阅读全文

摘要： L1 ASPM默认是disabled。 Upstream Port启动ASPM L1 entry流程。 一种情况是当US port的RX和TX都处在L0s状态，并超过一定时间，US Port将会开始进入L1。 还有一种情况是，当不支持L0s时，US Port在L0并处于IDLE状态超过一定时间后，会 阅读全文

摘要： &1 指的是文件描述符1, 而1表示标准输出stdout。2 表示标准错误，stderr。2>&1 的意思就是将标准错误（2）输出到（>）到标准输出（&1）。 例如： ls xx > ls.log 2>&1 意思是列出xx的信息，并将输出重定向到ls.log，如果有错误信息，错误信息也输出到ls.l 阅读全文

摘要： link第一次切换至8GT/s时，必须进行equalization。 link两端设备在初始化协商时，通过TS1/TS2广播对8GT/s的支持。 进入L0后，不管当前的速率是多少，如果需要equalization，那在equalization执行结束前，llink两端都不能发送DLLP。 Downs 阅读全文

摘要： SKP OS用来补偿Link两端bit速率的不一致。接收端的Physical Layer的逻辑子模块需要有Elastic Buffer来进行这种补偿。发送SKP OS的时间间隔由发送端与接收端之间时间频率的差异大小来决定。 PCIE3.1协议支持支持两种TX/RX refclk差异。一是没有SSC时 阅读全文

摘要： 发送端和接收端的每条lane都独立执行LFSR scrambling，需采用同样的方式。 LFSR多项式：G(X)=X^23 + X^21 + X^16 + X^8 + X^5 + X^2 + 1; Scrambling规则如下： 1. 2bit的sync header不用scramble，也不ad 阅读全文

摘要： clock skew指的是clock经过不同的路径之后产生的相位上的偏差； clock jitter指的是clock频率上的抖动； glitch指的是信号毛刺; duty cycle指的是占空比 阅读全文

摘要： floor函数指的是向下取整。 floor(3.4) = 3 foor(-3.4)= 4 阅读全文

摘要： class里面的local变量只能通过class的内部函数访问，而且对于subclass不可见，也不可继承。但需要注意的是，class的内部函数可以访问同类型实例的local变量。 protected拥有local的所有特性，除此之外，它还可以被subclass继承，而且对subclass可见。 阅读全文

摘要： 一个simulation time slot可以被划分为以下区块，其中第3-16部分为可迭代区块，#0的作用就是将active或reactive中的事件，移入到incative或re-inative，然后在下一次inactive->active或re-inactive->reactive之后执行。 阅读全文