摘要：-y directory 指定了一个verilog library路径，对于在source code中用到但没定义的module和UDP，VCS会去这个目录下寻找对应的定义。VCS会根据module/UDP名字去寻找对应的文件，所以在此目录下的文件名应与它内部的module或UDP名字一致。注意，如 阅读全文

摘要：通常，config_db::set(), config_db::get()用来往component里面传递变量值。对于sequence，也可以用这个方式。 例如某个sequence，假设seq_h，它的sequencer是 vseqr, 则可以在seq_h.start(vseqr)之前，设置conf 阅读全文

摘要：每个VC（0～7）都有自己独立的flow control. 在link进入L0之后，需要进行FC initialization，之后link才能真正建立起来。 阅读全文