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摘要： 重点分析一、AXI_VDMA_1 之前一直认为这个就是内含有DDR的ip核（......最近才搞懂是个啥），后来经过对FDMA的分析发现这就是个框架，通AXI总线挂载到bus总线，可以实现PL端FPGA代码直接读写PS侧的DDR。 几个关键的AXI（AXIS）总线接口： （1）、S_AXI_LITE 阅读全文

摘要： 索贝尔（Sobel）算子主要用于边缘检测，根据像素点的上下、左右邻点的灰度加权差与阈值进行比较，在边缘处达到极值的方法实现边缘检测。 序 一、原理性运行 流水线操作，将输入图像从 （1）、hls::AXIvideo2Mat(INPUT_STREAM, img_0);（2）、hls::Sobel<1, 阅读全文

摘要： 一、字节标志的注意点 由于摄像头的输出是RGB56格式，所以需要将两帧的数据进行拼接，之后送到上位机进行显示。 1 reg byte_flag; 2 3 always@(posedge cmos_pclk_i) 4 begin 5 if(!rst_n_reg[4]) 6 byte_flag <= 0 阅读全文

摘要： 导读：摄像头采样图像数据后经过VDMA进入DDR，通过PS部分控制，经过三级缓存，将DDR中保持的图形数据通过VDMA发送出去。在FPGA的接收端口产生VID OUT时序驱动HDMI显示器显示图形。 一、 基础知识点 1、OV5640和VDMA之间同步信号的配置，输入端采样视频流协议中的tuser作 阅读全文

摘要： 1 module RGB_init( 2 //系统信号输入（时钟+复位） 3 input cmos_clk_i, //模块控制时钟 4 input rst_n_i, //系统复位信号 5 //OV5640输出信号(从5640输入到FPGA) 6 input cmos_pclk_i, //摄像头时钟 7 inp... 阅读全文

摘要： 一、协议介绍 1、AXI4_Stream：适用于高速数据流，去掉了地址项，允许无限制的数据突发传输。除了总线时钟和总线复位，其他的接口信号都是以字母T开头。 2、信号接口描述： （1）、ACLK 时钟源 全局时钟信号，所有信号在主时钟信号的上升沿采样。 （2）、ARESETN 复位 低电平有效。 （ 阅读全文