1、静态时序分析——简介

静态时序分析——简介

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今天开始系统地学习一下静态时序分析（Static Timing Analysis，STA），主要根据《Static Timing Analysis for Nanometer Designs --- A Practical Approach》这本书来进行学习。

什么是静态时序分析？

STA在数字电路设计实现过程中有很重要的地位，主要在后端PR之后配合后端工具一起完成时序签核（timing signoff）的工作。目前业界最为主流的STA工具是Synopsys家的PrimeTime，也简称为PT。STA最主要的工作和其字面意思一样，就是去分析电路的timing。

为什么要用静态时序分析？

事实上，很多时候我们会用spice给定激励，使用动态的仿真来验证电路的功能，同时电路的timing也能分析出来。但是对于大规模的电路来说，spice的仿真速度会非常慢，因此动态仿真显然是不合适的。静态时序分析是针对电路中路径进行分析，无需给定实际的激励，因此被称为静态。

上图是数字电路设计流程的简单示意，STA可以在多个地方发挥作用。
主要的区别在于：
(1)before PR
A、STA是不考虑互连的
B、时钟也是理想的（no latency，no skew and no jitter）。
(2)after PR
A、STA中会引入到实际的互连信息
B、时钟树长好之后，会有真实的时钟树信息，时钟之间不再是理想的
C、考虑crosstalk