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Verilog中`include路径的问题

 (2009-03-04 15:12:15)

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标签：  杂谈

分类： MSN搬家

对于一个大的FPGA/CPLD工程，一般采用层次式设计，工程越大，可能划分的层次也越多，这就带来一些维护和重用方面的问题，比如仿真时间的设定，对于不同精度的仿真要求，这个时间需要随着需要改变，如果每个工程模块都采用`timescale语句来定义仿真时间的话，修改一次仿真时间是非常费时的机械劳动。

对于可重用的模块，比如SDRAM读写模块，不同的器件可能对位宽的定义不同，可以使用`define WORDSIZE 32来简化设计。

上面这两组实例都告诉我们需要将经常更改的全局设置保存到一个特定的文件，通过修改这个文件方便的实现重用或其它的操作。我们可以设置这样一个文件，然后在每个工程模块中用`include预编译指令包含这个文件。

对于QuartusII与Modelsim来说，这里都存在一个路径的问题。

假设工程结构如下：

project目录
---myproject（QuartusII 工程目录）
    |
    |---- comm  // 要include的文件存放的目录，文件为default_setting.v
    |
    |---- src     // 工程源代码（.v文件）存放目录
    |
    |---- sim（仿真工程目录）

按照上面的文档组织格式，如果src文件夹中的top.v文件中要include文件default_setting.v 则将下面的命令写入top.v文件
     `include "../comm/default_setting.v”

如果将所有的源码文件放在同一文件夹目录下，则可以直接使用`include "default_setting.v”命令，无需指定路径。