随笔分类 -  SVTB学习

system verilog testbench
Synopsys SVTB Makefile
摘要：1 # Makefile for SystemVerilog Lab6 2 PKG = 3 TSCALE = -timescale="1ns/100ps" 4 RTL= ../../rtl/router.v 5 BADRTL= ../../rtl/bad/router.v 6 SVTB = ./router_test_top.sv ./router_io.sv ./test.sv ... 阅读全文
posted @ 2016-08-26 23:07 冷冷北极 阅读(1353) 评论(0) 推荐(0)
【转】SYNOPSYS VCS Makefile文件编写与研究
摘要：YNOPSYS VCS Makefile文件编写与研究 这个Makefile是synopsys提供的模板，看上去非常好用，你只要按部就班提供实际项目的参数就可以了。我们来看这个文件的头部说明： makefile 其实完全可以用csh或其他脚本来编写，只是VCS使用的linux内置的make命令定义了 阅读全文
posted @ 2016-08-26 20:23 冷冷北极 阅读(2770) 评论(0) 推荐(0)
SystemVerilog Testbench学习总结(Lab2~3)
摘要：1、对于信号几种赋值方式的区别： 2、随机数方法和函数 $urandom_range() 语法：$urandom_range(int unsigned maxval,int unsigned minval = 0); 功能：返回一个在maxval和minval之间的无符号整数 Example: $u 阅读全文
posted @ 2016-08-09 12:47 冷冷北极 阅读(10579) 评论(0) 推荐(0)
SystemVerilog Testbench学习总结(Lab1)
摘要：1、ntb_template -t router router.v 执行该命令会生成3个文件（命令中router.v是dut） a、router.if.vrh,包含信号端口的方向（相对于dut）、位宽，可将此信号加上类型(logic或者bit)，去掉方向，作为interface中的信号声明。将此信号 阅读全文
posted @ 2016-08-08 00:00 冷冷北极 阅读(6834) 评论(0) 推荐(0)
$display()系统函数常见打印选项
摘要：Argument Description \n Newline character \t Tab character \\ \ character \" " character \v Vertical tab \f Form feed \a % character \ddd A character 阅读全文
posted @ 2016-07-07 10:32 冷冷北极 阅读(13774) 评论(0) 推荐(0)
Verilog的分层事件队列
摘要：仿真器首先按照仿真时间对事件进行排序，然后再在当前仿真时间里按照事件的优先级顺序进行排序。 活跃事件是优先级最高的时间，在活跃事件之间，它们的执行顺序是随机的。 两个缩写：RHS(right-hand-side) 和LHS(left-hand-side)。 前者指等式右边的表达式或者变量(RHS e 阅读全文
posted @ 2016-06-30 15:44 冷冷北极 阅读(2953) 评论(0) 推荐(1)
System Verilog OOP 学习笔记
摘要：1、OOP术语 a.类(class)：包含变量和子程序(函数或者任务)的基本构建块。b.对象(object)：类的一个实例。c.句柄(handle)：指向对象的指针。d.属性(property):存储数据变量。e.方法(method)：任务或者函数中操作变量的程序性代码。f.原型(prototype 阅读全文
posted @ 2016-06-07 18:42 冷冷北极 阅读(8747) 评论(0) 推荐(0)
连接设计和测试平台
摘要：1、使用Interface的方法 a、首先定义一个interface b、定义一个基于interface参数的设计模块module c、定义一个基于interface参数的测试程序program d、最后使用一个顶层将他们组合起来 例子4.4 仲裁器的简单接口 例子4.5 使用了简单接口的仲裁器 / 阅读全文
posted @ 2016-06-02 18:52 冷冷北极 阅读(666) 评论(0) 推荐(0)
Synopsys VCS 学习笔记（一）
摘要：1、VCS常用编译命令： vcs source_files [source_or_object_files] optionse.g vcs top.v toil.v -RI +v2k Details of Options: -I:Compiles for interactive use +v2k:E 阅读全文
posted @ 2016-06-02 18:45 冷冷北极 阅读(11287) 评论(0) 推荐(0)
System Verilog Basic（一）
摘要：1、接口 使用方法： a.首先例化一个接口，将testbench里的时钟模块传进来； b.例化一个testcase,将接口传到testcase里面； c.将DUT连接到接口上。 例子： 即testcase驱动interface,interface驱动dut。 2、在sv中，logic类型替代了reg 阅读全文
posted @ 2016-05-23 23:54 冷冷北极 阅读(6063) 评论(0) 推荐(0)