随笔分类 -  FPGA学习

System Verilog OOP 学习笔记
摘要：1、OOP术语 a.类(class)：包含变量和子程序(函数或者任务)的基本构建块。b.对象(object)：类的一个实例。c.句柄(handle)：指向对象的指针。d.属性(property):存储数据变量。e.方法(method)：任务或者函数中操作变量的程序性代码。f.原型(prototype 阅读全文
posted @ 2016-06-07 18:42 冷冷北极 阅读(8747) 评论(0) 推荐(0)
verilog HDL复习（一）
摘要：1、敏感列表如果组合逻辑块语句的输入变量很多，编写敏感列表就很繁琐，针对这种情况，verilog提供了两个特殊的符号：@ * 和@(*),他们都表示对其后面语句块中所有输入变量的变化是敏感的。 //@ *操作符的使用//用or操作符的组合逻辑//编写敏感列表很繁琐 //不用上述方法，用符号@(*)代 阅读全文
posted @ 2016-04-13 18:12 冷冷北极 阅读(1062) 评论(0) 推荐(0)
System Verilog学习笔记（一）
摘要：1.var/reg与bit/logic 异： reg——>在verilog hdl中用来声明寄存器； var——>在SV中所有暂存的资源视为变量，即variable；同： reg和var都会消耗FPGA资源。注： a.SV中保留了reg关键字，reg与var有等价左右。 b.SV在声明RAM的时候， 阅读全文
posted @ 2016-04-07 19:39 冷冷北极 阅读(14064) 评论(0) 推荐(1)
SDRAM学习笔记（一）
摘要：一、SDRAM初始化过程：1、发送 _PR（ Precharge）命令。2、满足 tRP时间要求 至少 20ns。3、发送 _AR（ Auto Refresh）命令。4、满足 tRFC（ tRPC又名 tRCC）时间要求 至少 63ns。5、发送 _AR（ Auto Refresh）命令。6、满足 阅读全文
posted @ 2016-03-07 23:10 冷冷北极 阅读(914) 评论(0) 推荐(0)
SPI学习笔记
摘要：1、写时序图： 第一字节是访问寄存器地址，第二字节是写数据，从图中可以看出，在写操作的时候，都是上升沿有效，并且必须拉高CE信号，数据时从最低位开始发送，到最高位结束。2、读时序图： 第一字节也是访问寄存器地址，上升沿有效。第二字节是读数据开始，下降沿有效。同时CE必须拉高。第一字节数据是从LSB开... 阅读全文
posted @ 2016-01-11 13:31 冷冷北极 阅读(620) 评论(0) 推荐(0)
学习测试脚本编写（一）
摘要：verilog中，一般： input默认为wire型； output信号可以是wire型，也可以是reg型（在always或initial中被赋值）； inout是双向信号，一般将其设为tri型，表示其有多个驱动源； 测试脚本编写步骤：1、例化 2、激励 3、结果 在测试脚本中： input—>re 阅读全文
posted @ 2015-12-23 17:33 冷冷北极 阅读(940) 评论(0) 推荐(0)