SystemVerilog - 随笔分类 - loveIC

SystemVerilog中virtual关键字常见用法

摘要：在验证工作中经常使用"virtual"关键字，下面列举该关键字应用场景。主要应用场景在virtual class，virtual interface 以及 virtual task/function。 OOP三大特性（封装，继承，多态）中的多态在SystemVerilog中一般通过 “virt 阅读全文

posted @ 2020-10-31 23:37 loveIC 阅读(1651) 评论(0) 推荐(0)

逻辑门电路符号图(与门或门非门同或门异或门)

摘要：上表包括与门，或门，非门，同或门，异或门，还有这些门电路的逻辑表达式， 1．与逻辑阅读全文

posted @ 2020-10-18 01:48 loveIC 阅读(27662) 评论(0) 推荐(0)

同步，异步和阻塞非阻塞

摘要：计算机领域中的同步和异步的概念和我们平时生活中的同步和异步是不一样的，这就让很多人难以理解。同步就是整个处理过程顺序执行，当各个过程都执行完毕，并返回结果。是一种线性执行的方式，执行的流程不能跨越。一般用于流程性比较强的程序，比如用户登录，需要对用户验证完成后才能登录系统。异步则是只是发送了调用阅读全文

posted @ 2020-10-17 23:55 loveIC 阅读(319) 评论(0) 推荐(0)

组合逻辑时序逻辑

摘要：根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。 1 组合逻辑：组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种：（1）：always @（电平敏感信号列表） always模块的敏感列表阅读全文

posted @ 2020-10-17 23:30 loveIC 阅读(727) 评论(0) 推荐(0)

赋值

摘要：2.2 连续赋值、过程赋值 4、赋值 Verilog HDL有两种为变量赋值的方法一种叫做连续赋值（Continuous Assignment），另一种叫做过程赋值(Procedural Assignment)。过程赋值又分为阻塞赋值（Blocking Assignment）和非阻塞赋值（Non 阅读全文

posted @ 2020-10-16 16:14 loveIC 阅读(641) 评论(0) 推荐(0)

Systemverilog——Array数组

摘要：转发自https://blog.csdn.net/qq_33332955/article/details/107641152 目录 1. 定宽数组 1.1 定宽数组的声明和初始化 1.2 Packed array(合并数组) 1.3 Unpacked array 2. 动态数组（new） 3. 队列阅读全文

posted @ 2020-10-14 18:47 loveIC 阅读(6512) 评论(0) 推荐(0)

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