多通道串扰从哪里来：布线、共地与采样时序

■ 一、串扰不是"通道坏了"

多通道采集里，某一通道的读数会跟着相邻通道动。常见反应是"这个通道有问题"，换板、换芯片，结果依旧。

真正的原因通常在三处：信号线与回流路径、共地阻抗、采样时序。这三处都属于系统设计，不是单通道的器件问题。

■ 二、串扰的三条路径

第一条，容性耦合。两根长距离并行的信号线之间形成寄生电容，高频成分会耦合过去。

第二条，感性耦合。大电流回路（激励、电源、继电器）产生的磁场，会在旁边的小信号回路里感应出电压。

第三条，共阻抗耦合。两条通道共用一段地线，其中一条的电流在这段地线上产生压降，被另一条通道"看到"。

■ 三、怎么判断是哪一条

做一个简单实验：在被测通道输入固定信号，另一通道切换负载或切换量程，观察读数变化。

· 变化随"切换瞬间"出现、很快消失 → 更偏容性/感性耦合；
· 变化随负载电流持续存在、与电流大小成比例 → 共阻抗耦合（地线问题）。

这个实验不需要专业设备，万用表和示波器就能做。

■ 四、布线上的三条硬规矩

第一，信号回流要有专门的回流路径，不要让回流电流去挤电源地。

第二，模拟小信号与激励/电源分开走，至少不在同一束线里。做不到就垂直交叉。

第三，屏蔽层单端接地。两头接地会形成地环流，反而把干扰引进来。

■ 五、共地设计的常见错误

· 星形接地只画在图纸上，PCB 上却连成一片；
· 每个通道单独走线，最后汇到一条细地线上；
· 模拟地与数字地"分开"，但只在一点连接，位置又选在噪声最大的地方。

正确的做法是：先规划回流路径，再画线；而不是画完线再补地。

■ 六、采样时序也会制造串扰

多路复用采集时，通道切换后需要建立时间。如果建立时间不够，上一次采样的电荷会残留在采样电容上，表现为"这一路被上一路影响"。

判断方法：降低采样率看串扰是否减弱。减弱明显，说明是建立时间不足，而不是布线问题。

解决办法：增加切换后的延时，或降低源阻抗，或在软件上做两次采样丢弃第一次。

■ 七、定位顺序（建议照这个走）

1. 确认串扰是否随邻道负载变化（判断耦合路径）
2. 检查地线与回流路径（最常见）
3. 检查信号线与激励线是否并行
4. 检查采样建立时间（降速试验）
5. 最后才怀疑多路开关或运放的通道隔离度

前三步不用换器件，成本最低，也能解释大部分现场串扰。

■ 八、最后一句

串扰是系统问题，不是器件问题。换芯片之前，先把回流路径和采样时序这两件事查清楚，通常就已经能找到原因。