关于input ，output定义的注意事项

1.verilog代码中input类型的变量是wire类型，不能定义为reg类型

2.always块中  “<=” 的左边的变量需要定义为reg类型，右边是不需要的。比如：

input   [11:0]     Fword;
reg      [31:0]      Fre_Acc ;
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)
        Fre_Acc <= 32'b0;
    else
        Fre_Acc <= Fre_Acc + Fword;

end