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摘要： 1、Cyclone-II系列FPGA内部结构 图1——Altera公司Cyclone-II系列FPGA内部结构 ​ 如上图所示是Altera公司Cyclone-II系列FPGA内部结构，个模块作用如下： ​ PLL锁相环—对时钟进行管理。 ​ IOEs—管脚单元，配置管脚，设置输入输出。 ​ 逻辑阵 阅读全文

摘要： 1、串口接收模块原理 ​ 当对于数据线 Rs232_Rx 上的每一位进行采样时，一般情况下认为每一位数据的中间点是最稳定的。因此一般应用中，采集中间时刻时的电平即认为是此位数据的电平，如图 1 所示。 图1——串口接收时序图（图中 BPS_CLK 为采样时钟） ​ 但是在实际工业应用中，现场往往有非 阅读全文

摘要： 1、亚稳态的概念 ​ 异步信号：该信号的产生与时钟上升沿无关（例如按键按下）。 ​ 同步信号：每次时钟上升沿到来都会产生该信号。 ​ 异步信号在输入系统的时候存在两种情况，如图 1 所示： 图1——异步信号在输入系统时存在的两种情况 ​ 上图中，系统时钟上升沿采集到异步信号 2 ，此时异步信号 2 阅读全文

摘要： 1、UART通信原理 ​ 如图1为UART通信连接图，其中tx为输入，rx为输出。通过tx连接rx进行数据间的发送和接收。 图1——UART通信连接图 ​ UART 通信在使用前需要做多项设置，最常见的设置包括：数据位数、波特率大小、奇偶校验类型和停止位数： ​ （1）数据位（Data bits）： 阅读全文

摘要： 1、数码管动态扫描原理 ​ 8段数码管的结构图如图1所示： 图1——8段数码管结构图(a为共阴极，b为共阳极) ​ 对于共阴数码管需要给对应段以高电平才会使其点亮，而对于共阳极数码管则需要给低电平才会点亮。AC620上板载的是共阳极数码管。 ​ 不考虑小数点也就是简化为7段数码管，其共阳极数码管编码 阅读全文

摘要： 实验现象： 每次按下按键0，4个LED显示状态以二进制加法格式加1。 每次按下按键1，4个LED显示状态以二进制加法格式减1。 知识点： 1、testbench中随机数发生函数$random的使用； 2、仿真模型的概念 1、按键波形分析： 按键未按，FPGA管脚检测到高电平。 按键按下，FPGA管脚 阅读全文

摘要： 状态分析： 状态1：等待“H”的到来，如果检测到“H”，进入状态2，检测“e”，否则一直等待“H”； 状态2：检测当前字符是否是“e”，如果是“e”，跳转到状态3，检测“l”，否则，回到状态1，重新等待“H”； 状态3：检测当前字符是否是“l”，如果是“l”，跳转到状态4，检测“l”，否则，回到状态 阅读全文

摘要： 定义一个示例模组，代码如下： module block_nonblock( Clk, Rst_n, a, b, c, out ); input Clk; input Rst_n; input a,b,c; output reg[1:0]out; //out = a + b + c，out最大为3，所 阅读全文

摘要： 1、设置一个最大值为10的四位计数器，Verilog代码如下： module BCD_Counter( Clk, Cin, Rst_n, Cout, q ); input Clk; //计数器基准时钟 input Cin; //计数器进位输入 input Rst_n; //系统复位 // outpu 阅读全文

摘要： FPGA设计方式主要有三种： 1、原理图（不推荐）； 2、Verilog HDL设计方式； 3、IP核输入方式 计数器IP核调用与验证步骤如下： 1、添加IP核文件 打开Quartus II，新建一个项目，名称为counter_ip。 选择Tools->MegaWizard Plug-In Mana 阅读全文