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记录EDA工具使用时遇到的情况和解决办法
vcs为什么makefile中执行的结果和直接执行的结果不一样
摘要：vcs为什么makefile中执行的结果和直接执行的结果不一样 最近在使用vcs时,有需求需要批量仿真verilog代码,但是把在terminal中运行的command复制到makefile中,执行make的时候却发现报出许多错误. 原命令: 点击查看代码 compile: vcs ~/Testca 阅读全文
posted @ 2022-03-21 17:23 Lindongyi 阅读(975) 评论(0) 推荐(1)