File

RTL Netlist

Verilog

LEF: library exchange format

 

标准单元物理格式，简单的说，ICC根据LEF文件决定如何布局布线，打孔，生成版图。主要包含两个部分：1. 布局布线规则：site、via rules、pitch、spacing、width、direction等；2. 每个单元的几何信息：std cell、IO单元、SRAM等物理信息（大小、PIN、blockage等）

DEF : Design Exchange Format

DEF File用于描述电路物理信息的一种文件格式，它描述了standard cell/Macro的位置信息及其连接关系，可以通过DEF文件进行不同工具间的信息传递，保持设计内容不变。

DEF file中不仅包含物理信息（位置信息）也包含逻辑信息（连接关系）。

A Design Exchange Format (DEF) file contains the placement and routing information of the design. 

 GDS&OASIS File

GDS = Graphical Design System

OASIS = Open Artwork System Interchange Standard

GDS&OASIS Flie中包含电路的layout信息：layer, geometry shape和text labels信息，它是一种二进制文件。GDS&OASIS Flie是集成电路设计的最终文件，将该文件交付给foundary进行制造生产。

SPEF: standard parasitic exchange format

每一条net都会存在电阻和寄生电容，这些信息保存在SPEF文件中。

在STA分析时，需要SPEF文件进行cell/net delay的计算。

在IR分析时，需要SPEF文件得到net的RC信息。

SPEF文件一般是通过starrc或者qrc得到。

SDC:Synopsys design constraints

SDC是一个设计中至关重要的一个文件。它对电路的时序，面积，功耗进行约束，它是设计的命脉，决定了芯片是否满足设计要求的规范。Timing工程师在release sdc时必须非常小心，一个错误的false path或者case constant就有可能导致整块芯片不工作。

Timing Constraint 为使用者所给定，用来检验设计电路时序的准则。我们在做STA前首先要了解各种约束是做什么的。

Timing Constraint按照它们的用途，大致分为以下几类：

（1）描述芯片的工作速度，即时钟的频率，包括create_clock,create_generated_clock等

（2）描述芯片的边界约束，包括set_input_delay, set_output_delay等

（3）描述芯片的一些设计违反rule（DRV），包括set_max_fanout,set_max_capacitance, set_max_transition等

（4）描述设计中一些特殊的路径，包括set_false_path,set_multicycle_path等

（5）描述设计中一些需要禁止的timing arc,例如set_disable_timing

 

clock相关：

create_clock

create_generated_clock

set_clock_uncertainty

set_clock_groups

set_input_delay

set_output_delay

系统接口相关：

set_input_transition

set_load

set_driving_cell

时序特例相关：

set_false_path

set_multicycle_path

逻辑赋值相关：

set_case_analysis