verilog实现编制数值比较器 对两个四位二进制数进行比较(采用语句if实现)

第二次verilog作业：verilog实现编制数值比较器 对两个四位二进制数进行比较(采用语句if实现)

 

module compare_n(x,y,xgy,xsy,xey);
input[4-1:0] x,y;                    //实现n位 则需要将4改为n
output xgy,xsy,xey;
reg xgy,xsy,xey;    
parameter width=4;                    //实现n位将width的值设置为n；

always@ (x or y)                       //每当x，y变化时
    begin
            if (x==y)
                xey = 1;            //设置x=y的信号为1
            else 
                xey = 0;
                if(x>y)
                    xgy = 1;         //设置x>y的信号为1
                else
                    xgy = 0;     
                if(x<y)
                    xsy = 1;         //设置x<y的信号为1
                else
                    xsy = 0;
            end
            
        endmodule