1.2计算机体系结构与存储系统

1.2计算机体系结构与存储系统

1. 地址编号从80000H到BFFFFH且按字节编址的内存容量为( 256 )KB，若用16KX

4bit的存储器芯片构成该内存，共需( 32 )片。

BFFFFH-80000H+1

=3FFFFH+1

=40000H B=2¹⁸ B=2⁸ KB=256 KB

256KB/(16K*4bit)

=256KB/(16K*0.5B)

=256KB/8KB

=32 片

2. 位于CPU与主存之间的高速缓冲存储器(Cache)用于存放部分主存数据的拷贝，主存地址与cache地址之间的转换工作由( 硬件 )完成。
3. 内存单元按字节编址，地址0000A000H-0000BFFFH共有( 8K )个存储单元。

0000BFFFH-0000A000H+1

=1FFFH+1

=2000H=2¹³=2³K=8K

4. 相联存储器按( 内容 )访问。
5. 一条指令的执行过程可以分解为取指、分析和执行三步，在取指时间t取指=3△t,分析时间t分析=2△t、执行时间t执行=4△t的情况下，若按串行方式执行，则10条指令全部执行完需要( 90 )△t。若按照流水方式执行，则执行完10条指令需要( 45 )△t。

取指 3△t

分析 2△t

执行 4△t

串行 （3+2+4）*10=90△t

流水  （3+2+4）+（10-1）*4=9+36=45△t

6.常用的虚拟存储器由( 主存-辅存 )两级存储器组成。

7. 通常可以将计算机系统中执行一条指令的过程分为取指令，分析和执行指令3步。若取指令时间为4Δt，分析时间为2Δt。执行时间为3Δt，按顺序方式从头到尾执行完600条指令所需时间为( 5400△t ) Δt;若按照执行第i条，分析第i+1条，读取第i+2条重叠的流水线方式执行指令，则从头到尾执行完600条指令所需时间为( 2405△t )Δt。

取指 4△t

分析 2△t

执行 3△t

串行 （4+2+3）*600=9*600=5400△t

流水 (4+2+3)+(600-1)*4=5+600*4=2405△t

8. 若用256Kx8bit的存储器芯片，构成地址40000000H到400FFFFFH且按字节编址的内存区域，则需( 4 )片芯

400FFFFFH-40000000H+1

=000FFFFFH+1

=0010 0000H=2²⁰B=2¹⁰KB

2¹⁰KB/(256K*8bit)

=1024KB/256KB

=4 片

9. 计算机中CPU对其访问速度最快的是( 通用寄存器)
10. Cache的地址映像方式中，发生块冲突次数最小的是 全相联映像
11. VLIW是( 超长指令字 )的简称。
12. 主存与Cache的地址映射方式中，( 全相联映像 )方式可以实现主存任意一块装入cache中任意位置，只有装满才需要替换
13. 内存按字节编址，从A1000H到B13FFH的区域的存储容量为( 65 )KB。

B13FFH-A1000H+1=B1400H-A1000H=10400H=2¹⁶+2¹⁰B=2⁶+1KB=65KB

14. 以下关于Cache(高速缓冲存储器)的叙述中，不正确的是( Cache的设置扩大了主存的容量 )。
15. 水线的吞吐率是指单位时间流水线处理的任务数，如果各段流水的操作时间不同，则流水线的吞吐率是( 最长流水段操作时间 )的倒数。
16. 在计算机的存储系统中，( 硬盘 )属于外存储器
17. 在CPU和主存之间设置高速缓存(Cache)的目的是为了解决( 主存与CPU速度不匹配 )的问题

18.以下关于RISC和CISC计算机的叙述中，正确的是 D.RISC采用组合逻辑控制器，CISC普遍采用微程序控制器

19. 设指令由取指、分析、执行3个子部件完成，并且每个子部件的时间均为△t，若采用常规标量单流水线处理机，连续执行20条指令，共需 22△t

取指、分析、执行 △t

流水 （t+t+t）+(20-1)* t =22△t

20. 在由高速缓存，主存和硬盘构成的三级存储体系中，CPU执行指令时需要读取数据，那么DMA控制器和中断CPU发出的数据地址是( 主存物理地址 )。