时序分析12讲 input delay 边沿对齐带有DDR-PLL的情况

 

 

 

 灰色这部分是数据跳变的位置，存在一定的不稳定性，左端最小延时，右边最大延时

bre上升沿之前，are上升沿之后，

bfe下降沿　　　　bfa下降沿

 

 主要讲带PLL的情况。带PLL时钟需要移项，就会出来一个新的时钟，比较复杂。

进行PLL正向相移 需要 FLASH PATH　　+　　MULITICYCLE 约束　　否则报告不正确

 

 设置　　input delay　　两个上升沿两个下降沿最大最小值 　　+2ns　　-2ns　　记得添加两个add delay

 

 保存后就能在XDC显示

 

 这边L1r和L3r是不需要分析的，没有必要，冗余了。因为两不相关

隔了一个时钟周期 不需要

 

可以用 FALSE PATH过滤掉

正向移动是怎样的过程

 

 

 

 

 

 

 

 先看是不是正确的违例，报告是否正确

 

 上升沿到上升沿，需要设置false path 不需要的　　这个违例无所谓

 

 下降沿到上升沿 是正确的　　没有违例

 

 添加 false path来过滤不需要的分析

 

 

 

 

 在setup里面做false path

 

 

 根据这个表格添加FLASE PATH

 

 

 

 

 HOLD这边还是有上升沿到上升沿

 

 

图上的C0f写错了是C0r

 分析到了L1r到C2r去了

可以通过muticycle进行负移　　把L1r和C0r同步起来。

 选择上升沿到上升沿，hold约束

在这里没办法设置成-1

 

 在外边的界面可以

再添加一个下降沿到下降沿的hold约束

 

 

 

 

 

 

 1.5ns上升沿到上升沿就对了

虽然时序违例，但是是正确的报告。

要学会知道如何得到正确的时序报告

 

时钟必须往负向移动才能满足这边的时序要求