时序分析第6讲 input delay 实操

实操

 

 

 

 

 

 比起之前添加了一些信号

 

生成bit后

 

 

 

这个就是我们要添加约束的工具

在这里主时钟　　sdrclk既没有送到PLL里边，也没有送到其他的时钟单元里 。所以这个时钟频率对于分析工具来讲是未知的，我们就通过creat clock来告知时序分析工具这个时钟的频率是多少

 

上面题目设的10ns

 

 

 点+号添加

clock创建后，接下来设置input delay

 

 

object path ：与时钟相关的　　在这里就是data 和en使能　　

在这里先设置最大值delay  后面再设置最下值delay试试

 

再添加一个delay 这个是min 

 

 

 

这里没有选择rerun 选择重新打开，重复更熟练