net9 学习ise创建工程 学ise工程绑定原理图中LED管脚 生成bit文件下载板卡完成demo演示

file　　newproject　　location　　创建文件夹ise_prj

用的芯片family　　　　spartan6

device　　　　　　　　XC6SLX

PACLAGE　　　　　　TQG144

SPEED　　　　　　　　-2

 

SIMULATOR　　　　　　MODELSIM_SE  MIXED 

 

 

Implementation　　实际编码的过程 　　　　　　　　Simulation　　仿真的过程

 

三个小方块的标志　　模块项目的顶层

 

 

管脚约束文件　　项目名称　new source　　选implementation constraints  files

 

约束语法 工具栏一个小灯泡　　language   template　　　　　　UCF　　　　FPGA　　　　PLACEMENT　　　　SPARTAN-6　　　　ABSOLUTE   LOCATION(LOC)　　　　I/O

可以复制里边这条语句　　　　NET "<port_name>" LOC=<pin_location>;　　黏贴到　　iverilog里边写方便

port_name 　　指的是top模块的信号　　有clk　　rst 　　led

根据原理图绑定引脚

NET "led" LOC=p24;

NET "rst" LOC=p94;

NET "led" LOC=p92;

 

 

除了约束位置还要约束电压　　电平标准

language   template　　　　UCF　　FPGA　　I/O　　SINGLE_ENDED  　　INPUT ATTRIBUTE 

NET <input_port_name> LOC=<pin_location> | IOSTANDARD=<io_standard_name> | IN_TERM=<NONE/UNTUNED_SPLIT_25/UNTUNED_SPLIT_50/UNTUNED_SPLIT_75>;

 

IOSTANDARD=<io_standard_name>　　电平标准名称　　LVCMOS33

NET "led" LOC=p24 | IOSTANDARD=LVCMOS33;

NET "rst" LOC=p94 I OSTANDARD=LVCMOS33;

NET "led" LOC=p92| IOSTANDARD=LVCMOS33;

 

注意间隔注意<>不写

 

 

生成bit文件　　会自动把 综合synthsize-XST　布局布线implement  design（转换translate，映射map，布局布线place&route）　　；generate   programming  file  右键 　　run 

 

 

一般FPGA烧写分为2个　　　　一个是jtag调试　　　　应该是固化（一般烧到FPGA的flash里边去【flash一般在片外，也有一些厂家封装在FPGA内部】）