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Verilog学习记录
Verilog代码中if语句判断失效，什么原因？
摘要：Verilog代码中if语句判断失效，什么原因？一、问题描述 在一个工程中，分别对应[1:0] F4_clk_cnt_pos和[1:0] F4_clk_cnt_neg计数，且计数正常，我使用if语句判断当F4_clk_cnt_pos == 2'b01&&F4_clk_cnt_neg = = 2'b11，从而进行Sample_clk时钟的反转。具体 阅读全文
posted @ 2023-12-28 19:59 一枚来自光电的硅农 阅读(150) 评论(0) 推荐(0)

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