随笔分类 -  ARM && 外围IP

摘要:中断引脚: 在 ARM 体系结构里,中断是属于异步异常的一种,其处理过程与异常处理很类似。 ARM64 处理器有两个与中断相关的引脚——nIRQ 和 nFIQ(如下图所示)。这两个引脚直接连接到 ARM64 处理器内核上。ARM 处理器把中断请求分成普通 IRQ(Interrupt Request) 阅读全文
posted @ 2024-04-07 00:11 lethe1203 阅读(741) 评论(0) 推荐(0)
摘要:参考资料: https://blog.csdn.net/as480133937/article/details/104927922 【ARM AMBA AXI 入门 2 - AXI协议中的BURST】 AXI3/4协议_axi3协议-CSDN博客 【注】:关于dw_axi_dmac的理解是我个人理解 阅读全文
posted @ 2024-03-24 14:11 lethe1203 阅读(2163) 评论(0) 推荐(0)
摘要:spi协议可参考:https://www.cnblogs.com/lethe1203/p/18083528 ECSPI(Enhanced Configurable Serial Peripheral Interface)是由NXP Semiconductors(原飞利浦半导体部门)开发的,imx6u 阅读全文
posted @ 2024-03-19 23:47 lethe1203 阅读(146) 评论(0) 推荐(0)
摘要:学习资料来源:https://www.bilibili.com/video/BV14o4y1Y7A1?p=10&vd_source=432ba293ecfc949a4174ab91ccc526d6 寄存器描述来自Exynos 4412 User's Manual 在Exynos4412芯片中,使用I 阅读全文
posted @ 2024-03-19 15:54 lethe1203 阅读(117) 评论(0) 推荐(0)
摘要:参考视频:https://www.bilibili.com/video/BV14o4y1Y7A1?p=4&vd_source=432ba293ecfc949a4174ab91ccc526d6 寄存器描述来自Exynos 4412 User's Manual uart寄存器需要关注的点有: 1、如何设 阅读全文
posted @ 2024-03-17 15:55 lethe1203 阅读(160) 评论(0) 推荐(0)
摘要:参考文章:ARM官方文档 ARMv8架构概述、相关技术文档以及ARMv8处理器简介 ARMv8 架构编程探索 ARMv8 架构与指令集.学习笔记 ARM异常等级: 在 ARMv8 中,执行发生在四个异常级别之一。在 AArch64 中,异常级别决定了特权级别,类似于ARMv7中定义的特权级别。异常级 阅读全文
posted @ 2024-03-16 18:20 lethe1203 阅读(247) 评论(0) 推荐(0)
摘要:ARM体系庞大,个人只复习下自己需要的基础知识,内容单薄 本节主要介绍ARM指令: GNU汇编语法: GNU 汇编语法适用于所有的架构,并不是 ARM 独享的,GNU 汇编由一系列的语句组成, 每行一条语句,每条语句有三个可选部分,如下: label:instruction @ comment la 阅读全文
posted @ 2024-03-16 17:44 lethe1203 阅读(159) 评论(0) 推荐(0)
摘要:cortex-A7基于ARMV7-A架构,复习一下armv7 ARM体系庞大,个人只复习下自己需要的基础知识,内容单薄 ARM-V7的模式类型如下: FIQ快速中断和IRQ外部中断的区别:当一个高优先级中断产生时将会进入FIQ,一般用于高速数据传输和通道处理。当一个低优先级中断产生将会进入IRQ,一 阅读全文
posted @ 2024-03-16 16:46 lethe1203 阅读(918) 评论(0) 推荐(0)
摘要:ARM在cortex-A系列处理器在性能上大致为排序为:A77、A75、A73、A57、A53、A15、A9、A7、A5等 A7内核的工作模式、寄存器组织、程序状态寄存器、存储系统、流水线、异常处理、以及汇编指令、汇编编程、C混合编程等 ARM产品线和产品介绍: ARM的含义: ARM一般有两个含义 阅读全文
posted @ 2024-03-16 15:18 lethe1203 阅读(189) 评论(0) 推荐(0)
摘要:DW_apb_wdt是新思设计的基于APB总线的一个watchdog IP,用来检测系统状态 DW_apb_wdt Block Diagram: 1、APB配置接口 2、对当前计数器具有一致性的寄存器组 3、由递减终端计数器和控制逻辑组成的中断/系统复位生成块 DW_apb_wdt Features 阅读全文
posted @ 2024-03-15 23:42 lethe1203 阅读(558) 评论(0) 推荐(0)
摘要:Baremetal 不讨论多级cache的情况下,裸驱两种关于dcache的操作: flush_dcache_all(); // 将cache里面的东西刷入内存 invalidate_dcache_all(); // 将数据缓存中的所有内容无效化(invalidate)。该指令一般用于确保缓存中的数 阅读全文
posted @ 2024-03-10 18:08 lethe1203 阅读(772) 评论(0) 推荐(0)
摘要:参考博客: 与程序员相关的CPU缓存知识 ARM存储器之:高速缓冲存储器Cache MMU:memory management unit,称为内存管理单元,或者是存储器管理单元,MMU是硬件设备,它被保存在主存(main memory)的两级也表控制,并且是由协处理器CP15的寄存器1的M位来决定是 阅读全文
posted @ 2024-03-10 18:02 lethe1203 阅读(480) 评论(0) 推荐(0)
摘要:名词解析: TCU:translation control unit TBU:tanslation buffer unit IOVA:IO virtual address IPA:intermediate physical address SMMU基础概念: MMU是用于CPU访问资源(DDR、外设 阅读全文
posted @ 2024-03-10 14:27 lethe1203 阅读(2470) 评论(0) 推荐(0)
摘要:TZC400是 ARM 公司提供的一个 IP 核,用于实现在系统级集成电路(SoC)中的安全性和可信任性。TZC400 是 TrustZone Address Space Controller 400 的缩写,是 ARM 的 TrustZone 技术的一部分。 TrustZone 是 ARM 公司开 阅读全文
posted @ 2024-03-10 14:15 lethe1203 阅读(565) 评论(0) 推荐(0)
摘要:以下仅是个人对CMN的浅显理解: CMN全称为coherent mesh network,是一种互联技术,通过在系统中设立多个节点之间的互联来实现高性能和可靠性 CMN的具体应用:应用于多核之间的cache一致性 以上图为例,每个cluster均有片内cache,当CPU对DDR写一个值时,例如向d 阅读全文
posted @ 2024-03-05 23:55 lethe1203 阅读(1355) 评论(0) 推荐(0)
摘要:本文转载:【GIC】一文看懂GICv3 1 GIC基本功能 1.1 GICv3概述 由于SOC中外设及与其相关的中断数量众多,且各中断又有多种不同的配置方式,为了减轻CPU的负担,现代处理器中断的配置和管理一般都通过中断控制器实现。 GIC是arm公司推出可与cortex-A和cortex-R处理器 阅读全文
posted @ 2024-03-05 23:14 lethe1203 阅读(1124) 评论(0) 推荐(0)
摘要:DW_apb_timers是新思设计的基于APB总线的一个IP DW_apb_timers框图如下: DW_apb_timers特性: 1、多达8个可编程定时器; 2、定时器宽度可设:8至32位; 3、支持两种运行模式:free running和user-mode; 4、支持定时器的独立计时; 5、 阅读全文
posted @ 2024-03-05 22:47 lethe1203 阅读(638) 评论(0) 推荐(0)
摘要:AMBA(Advanced Microcontroller Bus Architecture)是ARM公司推出的一种开放式的总线标准,用于连接处理器、内存和外设模块,构建高性能、低功耗的嵌入式系统。 AMBA包括了多个总线协议,其中包括APB(Advanced Peripheral Bus)、AHB 阅读全文
posted @ 2024-03-05 22:22 lethe1203 阅读(394) 评论(0) 推荐(0)