摘要:
我们都知道,在ModelSim中未定义的变量会被编译器默认设置为一位的"wire"型变量,不会报错甚至不会产生警告,这给我们带来很大的困扰,常常在仿真时得到一堆未知的结果却怎么也找不出哪里有问题。 在Verilog-2001标准中规定,你可以通过定义宏来覆盖默认类型的设置,通过在文件头部添加如下宏定 阅读全文
posted @ 2016-03-31 20:37
legendlc
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