摘要：
之前学习了半年的图像处理，所以计划将自己学过的几个图像处理的基础算法，做过的设计记录下来，在OpenHW论坛上发表，计划是这样的，用VGA做显示，使用PC端上位机通过串口发送一幅图片数据到FPGA开发板，FPGA接收数据并做处理最终发送给VGA显示屏显示，计划要写的算法有彩色图像转灰度、均值/中值滤 阅读全文
posted @ 2021-08-18 20:34
小宭
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数字电路设计主要就是，选择器、全加器、比较器，几个常用逻辑门，再加个D触发器，电路基本都能实现了。 组合逻辑+时序逻辑 组合逻辑用assign或always@（*）实现， 时序逻辑用always@（posedge clk or negedge rst_n） 有人说掌握Verilog 20%的语法就可 阅读全文
posted @ 2021-08-17 23:18
小宭
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博主之前写过一篇文章来谈论如何高效的编写Verlog HDL——菜鸟版，在其中主要强调了使用Notepad++来编写Verilog HDL语言的便捷性，为什么说是菜鸟版呢，因为对于新手来说，在还没有熟悉软件和硬件描述语言的时候，使用Notepad++不需要学习成本，几分钟就能用好，利用其中一些功能， 阅读全文
posted @ 2021-08-17 22:19
小宭
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消失了好久，没有写文章，也没有做笔记，因为最近再赶一个比赛，时间很紧，昨天周六终于结束了，所以趁着周末这会儿有时间，写点东西，记录下来。首先我学习FPGA才一年多，我知道自己没有资格谈论一些比较深层次的问题，对于这个行业来说可能我才是一直脚踩在门外面。所以这篇文章是写给一些刚开始学习FPGA、Ver 阅读全文
posted @ 2021-08-17 22:07
小宭
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之前玩过Altera的板子，不不， 现在应该叫intel PSG。在QuartusII13.0上老喜欢用modelsim_ae做仿真，小工程用起来也方便，但是我做IIC配置摄像头的时序仿真时，就显得有些吃力，所以还是用modelsim_se才是正点。 以前老想用QuartusII和modelsim单 阅读全文
posted @ 2021-08-17 22:02
小宭
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工欲善其事、必先利其器！要想高效的编写verilog没有一个好的编辑器可不行，所以我这里推荐两款十分好用的编辑器Notepad++和Gvim，这两款编辑器由于其强大的添加插件的功能，所以深受代码工作者的喜爱，那么对于FPGA新手而言，我觉的去学较复杂的gvim编辑指令，那就有点本末倒置了，所以对于初 阅读全文
posted @ 2021-08-17 22:00
小宭
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Abstract在Verilog中，always block可以用來代表Flip-Flop, Combination Logic與Latch，本文比較在不寫else下，always block所代表的電路。 Introduction在C語言裡，省略else只是代表不處理而；已但在Verilog裡，省 阅读全文
posted @ 2021-08-17 21:43
小宭
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Abstracty = a + b;一個很簡單的運算，該如何使用數位電路實現呢? Introduction使用環境：Quartus II 8.0 y = a + b;這個在C是再簡單不過的運算，不過若要使用Verilog在數位電路實現，初學者可能會遇到一些困難。 y = a + b兩數相加 不使用c 阅读全文
posted @ 2021-08-17 21:39
小宭
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Abstract 雖然說RTL不會用到initial，但寫testbench時一定會用到initial。 Introduction1.在#0時啟動initial。2.只能被執行一次。3.所有的initial block皆同時執行。4.須使用reg。See Also(筆記) 如何以絕對時間指定test 阅读全文
posted @ 2021-08-17 21:28
小宭
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Abstract在C/C++或任何程式語言，integer是最常用的型別之一，但在Verilog大部分用的都是wire和reg，很少用到integer，該如何正確地使用integer呢?Introduction首先，integer和reg與wire最大的差別是，integer本身是個32位元的有號數 阅读全文
posted @ 2021-08-17 21:24
小宭
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