我的随笔

使用CORDIC算法求解角度正余弦及Verilog实现
比较懒 2019-07-17 15:43 阅读:7955 评论:1 推荐:0
Xilinx FPGA的专用时钟引脚及时钟资源相关
比较懒 2019-06-25 15:09 阅读:21095 评论:1 推荐:2
【转】上拉下拉电阻、I/O输出（开漏、推挽等）
比较懒 2019-03-29 10:57 阅读:4338 评论:1 推荐:2
Testbench文件编写纪要（Verilog）
比较懒 2019-03-26 11:32 阅读:11929 评论:0 推荐:1
Windows上使用iverilog+gtkwave仿真
比较懒 2019-03-13 15:55 阅读:14321 评论:0 推荐:0
Xilinx 7系列FPGA部分重配置【2】
比较懒 2019-02-28 16:01 阅读:8978 评论:0 推荐:0
Xilinx 7系列FPGA部分重配置【1】
比较懒 2019-01-08 13:19 阅读:717 评论:1 推荐:4
【转】关于Verilog中generate用法的总结
比较懒 2018-12-28 13:43 阅读:22 评论:0 推荐:0
FPGA上电后引脚的默认状态
比较懒 2018-10-26 14:03 阅读:33 评论:0 推荐:0