数字逻辑电路模拟器课程设计报告

一、前言

本次课程设计的核心内容为数字逻辑电路模拟器的开发，整体任务拆分为三个逐步推进的迭代阶段，难度由浅入深、逐层叠加。项目初期只需要实现基础逻辑门的仿真功能，代码逻辑相对简单、开发难度也较低，能快速完成基础的编码与调试工作。随着任务的不断迭代推进，后续逐步新增了多种复合逻辑器件，最后又引入子电路模块化设计功能，让整个电路仿真系统的架构和业务逻辑变得更为复杂，也对代码设计的合理性和扩展性提出了更高的要求。

这种分段递进的开发模式贴合课程实践的学习特点，能够逐步承接项目的开发强度；如果将所有功能集中到一次性开发，很容易因为逻辑太过繁杂而无从下手。完整的三次迭代开发过程，既是对数字逻辑电路课堂理论知识的复盘巩固，也能加深对各类逻辑器件工作机制与电路信号传输规则的理解，同时可锻炼 Java 面向对象编程、数据结构运用、程序调试以及项目迭代开发的实践能力。本文将结合三个阶段的具体开发内容，完整阐述系统的设计思路、代码实现、问题排查过程以及相关的总结与展望。

二、设计与实现分析

题目集一：基本门电路模拟实现

（一）功能需求概述

这一阶段的核心任务，是搭建起基础的数字电路仿真运行框架，完成与门、或门、非门、异或门、同或门五种最基础逻辑器件的运算模拟。程序需要读取自定义格式的文本输入内容，主要涵盖电路外部初始输入信号、各逻辑门的类型、编号以及引脚连接关系，整段输入内容以 end 作为结束的标识。程序需要根据既定的电路连接逻辑，完成信号的逐级传递与逻辑运算，自动计算出每一个逻辑门的输出结果，并按照题目指定的器件类型顺序与编号顺序，完成标准化的结果输出。

（二）核心设计思路

正式开始编码前，能够梳理出本次开发的核心难点：输入文件里逻辑门的定义顺序并没有固定规律，靠前定义的部分逻辑门，输入引脚的信号来源可能是后续才完成定义的门电路输出。要是直接按照文本的读取顺序逐行解析运算，会出现引脚信号缺失、运算结果异常这类问题，没法正常完成电路的仿真运行。

针对这个问题，可采用基于队列的拓扑信号传播方案来处理。具体的实现逻辑为，先把所有外部已知的输入信号录入全局信号表，同时加入任务队列等待后续处理；程序持续从队列中取出有效信号，根据提前记录好的扇出关系，把信号传递到对应的逻辑门输入引脚。当某个逻辑门的全部输入引脚都获取到有效电平后，即刻执行对应的逻辑运算，得出该门的输出信号，再将新生成的信号加入任务队列，参与后续的传播过程。这种方式摆脱了器件定义顺序的限制，实现了电路信号从输入端到输出端的有序逐层传递，能够很好地适配无序电路定义的应用场景。

（三）核心类结构设计

为了让代码的整体结构更清晰、功能分工更明确，本阶段的程序主要设计了两个核心类，分别管控单一器件的属性和整体电路的运行流程，整体的耦合度相对较低，便于后续的功能迭代。

1. 逻辑门类（LogicGate）。这个类的作用是对单个逻辑门的全部属性与运算行为进行封装，涵盖器件类型、唯一编号、输入引脚数量、引脚电平状态这类基础参数。程序默认将输入引脚的数值初始化为 - 1，用来区分未接收有效信号的状态，同时设置计数变量，统计已接收的有效输入数量。类中封装了三类核心方法，分别实现引脚信号赋值、输入状态校验、逻辑运算的功能，可根据不同的门电路类型，自动执行对应的基础逻辑运算。
2. 电路仿真类（DigitalCircuit）。这个类是整个仿真程序的核心调度中心，承担着统筹输入解析、信号传播、逻辑运算、结果输出全流程的作用。核心成员变量包含门电路存储容器、扇出关系映射表、全局信号存储表和任务执行队列，分别用来存放所有门对象、记录信号的传输路径、保存实时的引脚电平、驱动拓扑传播的流程，保证整个仿真过程能够有序运行。

（四）程序执行流程

1. 输入解析阶段。优先读取并解析外部初始输入信号，录入全局信号表的同时加入任务队列；逐行遍历后续的电路配置内容，解析每一个逻辑门的具体信息，自动创建未完成注册的门电路对象，同时完整记录下所有信号的扇出传递对应关系。
2. 信号传播阶段。循环读取队列内的有效信号，依据扇出关系完成信号的分发与赋值；每次更新引脚信号之后，自动校验对应的逻辑门是否满足运算条件，要是所有输入都已就绪，就执行逻辑运算，将新生成的输出信号存入信号表并加入队列，循环往复直到队列里没有有效信号为止。
3. 结果输出阶段。遍历系统中所有已完成运算的逻辑门，严格遵循题目规定的器件优先级与编号升序规则完成排序，最终逐行打印所有器件的输出结果。

（五）开发遇到的问题与解决方法

1. 输入数据分割错乱。初期使用 Scanner 自带的 next 方法读取数据，遇到带括号的器件标识时会被自动拆分，进而导致参数解析出现错误；后续改为读取整行字符串后再手动分割解析，能够精准提取器件类型、编号和引脚信息，彻底解决了数据读取异常的问题。
2. 器件格式适配报错。与门、或门的标识带有括号参数，而非门、异或门、同或门没有额外参数，统一的解析逻辑没法兼容两种格式，可针对性设计两套独立的解析规则，分别适配带参数和无参数的器件，彻底解决格式解析报错的问题。

（六）sourcemonitior与powerdesign检测结果

题目集二：复杂门电路功能扩展

（一）新增器件功能介绍

第二阶段的开发，在原有基础逻辑门的功能之上，新增了四类复合电路器件，分别为选择器、译码器、多路数据选择器、分路器。和基础门电路相比，新增的器件支持多引脚输出，同时存在高阻空值的状态，引脚并非固定输出高低电平，对程序的状态存储、信号处理和输出格式都提出了全新的要求。

1. 选择器（S 门）：包含控制引脚与数据引脚，控制引脚处于高电平时会输出对应的数据信号，低电平时则没有有效输出，引脚呈现为空值状态。
2. 译码器（M 门）：具备使能条件与多路输入，使能有效时根据输入编码选中单路输出为 0，其余输出为 1；使能无效时所有引脚均为空值。
3. 多路数据选择器（Z 门）：依靠多组控制引脚组合形成编码，从多路输入数据里筛选出对应的一路作为有效输出。
4. 分路器（F 门）：功能与多路数据选择器正好相反，根据控制编码将单路输入数据传输到指定的输出引脚，其余引脚保持空置的状态。

（二）核心类结构重构优化

原有的 LogicGate 类仅能适配单输出、固定电平的基础门电路，没法满足多输出、空值状态的复合器件需求，因此需要对该类进行整体的重构升级。

1. 新增统计属性，分别记录控制引脚、数据引脚、输出引脚的数量，适配多引脚复合器件的结构特点。
2. 整合引脚的存储结构，将各类引脚统一进行管理，适配新器件的引脚分配与连接规则。
3. 将输出数组改为包装类类型，支持 null 空值存储，能够精准模拟电路高阻、未选中的悬空状态。
4. 增设新旧引脚规则的适配机制，通过标识位区分两套编号体系，搭配引脚映射方法，实现外部编号与程序内部下标的自动转换，解决规则混用带来的冲突问题。

（三）仿真调度类功能迭代

1. 优化器件的解析逻辑，新增四类复合器件的专属解析规则，用来适配不同器件的编号与参数书写格式。
2. 重构信号的传播逻辑，摒弃原有的单输出传播模式，遍历全部输出引脚，筛选有效非空信号完成逐级的传播。
3. 更新输出的排序体系，将新增的器件纳入排序规则，保证整体的输出顺序符合题目的要求。
4. 设计差异化的输出逻辑，针对译码器、分路器的特殊输出格式单独编写打印代码，适配定制化的输出规范。

（四）本阶段开发难点与解决方案

1. 双引脚编号规则混淆。项目里存在新旧两套引脚编号体系，人工记忆的话极易出错；通过绘制引脚映射对照表来统一编码标准，能够大幅降低匹配错误的概率。
2. 多输出引脚遍历不全。初期仅处理首个输出引脚，导致部分信号缺失、运算结果不完整；修改代码遍历全部输出数组，逐一处理有效的信号即可解决。
3. 特殊器件输出格式错误。复合器件的输出逻辑与基础门电路的差异较大，复用原有代码会出现格式报错的情况；通过单独设立分支逻辑，就能实现定制化的格式输出。
4. 空值输出异常。直接打印 null 会触发评测错误，统一将空值替换为指定的符号，同时跳过译码器无效空引脚的打印，能够完全适配评测的标准。

（五）sourcemonitior与powerdesign检测结果

 

题目集三：子电路模块化功能实现

（一）功能需求说明

第三阶段的开发重点为新增子电路模块化功能，支持将电路中重复使用的电路单元单独封装为独立模块，能够在主电路中多次调用并完成实例化，有效简化大规模电路的结构，减少冗余的代码，也贴合实际电路工程的模块化设计思路。整体的输入分为子电路定义和主电路调用两部分，子电路有专属的起止标识，内部包含自定义输入、输出引脚和内部连线，主电路可通过专属标识调用子电路模块。

（二）新增数据结构设计

1. 增设子电路内部类，用来存储子电路编号、输入输出引脚列表、内部器件与连线信息，完整保存下模块化电路的全部数据。
2. 拓展仿真调度类的属性，新增子电路存储容器、文件行数记录、外部信号管理、信号冲突检测等变量，全方位支撑子电路的解析、实例化与异常校验工作。

（三）子电路解析与实例化核心逻辑

1. 子电路解析。从子电路的起始标识开始逐行读取内容，收录引脚定义与内部连线信息，记录模块在文件中的起止区间；解析主电路时会自动跳过该区域，避免重复解析引发错误。
2. 子电路实例化。这是本阶段的核心功能，提取子电路内部的所有器件与连线，为避免出现命名冲突，统一添加模块专属前缀生成唯一名称，完成引脚与连线关系的映射转换，将子电路完整展开后并入主电路，实现模块化的复用效果。

（四）异常检测机制实现

本阶段新增了完善的语法与语义异常检测机制，能够严格匹配题目的报错格式：

1. 连线内容为空的情况下，会触发对应的空内容错误提示；
2. 连线仅包含单一元素时，根据引脚的类型提示缺少输入或输出；
3. 连线未遵循 “先输出、后输入” 的规范顺序时，抛出引脚顺序异常的提示；
4. 同一输入引脚被多个信号驱动时，判定为信号冲突并输出对应的报错信息。

（五）信号传播与输出适配调整

子电路完成实例化展开后，内部的器件已经融入主电路的拓扑结构，识别到子电路引脚标识时，直接读取全局有效信号并加入队列即可，不需要进行二次运算。输出结果的时候，会自动添加子电路模块前缀，能够清晰区分器件所属的电路模块。

（六）本阶段开发问题与解决方法

1. 子电路实例化顺序混乱。多子电路无序实例化会导致信号缺失的问题，通过统一收集模块编号、批量有序实例化的方式就可以解决该问题。
2. 器件命名冲突。子电路与主电路的器件名称容易出现重复，通过添加专属的模块前缀，能够保证全局器件名称的唯一性。
3. 引脚类型判定复杂。系统包含多种引脚类型，判定的逻辑相对繁琐，通过持续优化工具方法，能够完整覆盖所有的引脚场景。
4. 报错格式严苛。评测系统对报错文案的符号、空格格式要求极高，逐字对齐规范的格式后，就能完全适配评测的标准。

（七）sourcemonitior与powerdesign检测结果

 

三、项目开发经验总结

1. 标准化的映射机制，能够有效降低程序的出错率；前期依靠人工记忆区分双引脚规则时，出错的频率相对较高，后期通过可视化映射表统一标准后，解析匹配的错误量会大幅减少。
2. 空值状态是电路仿真的核心细节，复合器件普遍存在悬空、未选中的空值状态，不能简单用 0、1 电平来替代，单独处理空值才能保证电路逻辑的真实有效。
3. 队列信号传播的核心原理为拓扑排序，理清该算法的逻辑之后，对电路信号逐层传递的机制会形成更本质的认知，程序的架构设计也能变得更加清晰合理。
4. 增量迭代开发具备良好的扩展性，三次作业均基于上一版本进行优化升级，不需要进行大规模的代码重构，也能让人更深刻地理解低耦合、可扩展的程序设计理念。
5. 错误检测需要进行前置处理，在解析阶段拦截语法错误、传播阶段校验语义错误，能够提前规避大部分的问题，大幅降低后期的调试难度。

四、系统可优化与改进方向

1. 新增时序电路的仿真功能，当前系统仅能支持组合逻辑电路，后续可引入触发器、时钟信号这类时序元件，实现时序电路的仿真模拟。
2. 实现子电路递归嵌套，目前仅支持单层子电路调用，优化递归算法之后，可实现多层子电路的嵌套复用，适配更复杂的电路场景。
3. 增加回路检测机制，当前的拓扑传播无法识别反馈回路，闭环电路会引发死循环的问题，新增回路检测可以提升程序的运行稳定性。
4. 丰富器件库的类型，可拓展加法器、比较器、三态门这类常用器件，进一步完善模拟器的功能覆盖面。
5. 开发可视化操作界面，当前仅支持控制台输出，后续可添加图形化的电路展示功能，直观呈现电路结构与信号状态，简化整体的调试流程。

五、课程设计心得体会

本次数字逻辑电路模拟器的开发过程，打破了纯理论化的学习认知；以往课堂上仅通过真值表、逻辑公式理解电路原理，本次通过代码实操复刻电路的运算逻辑，能够对各类逻辑器件的工作机制形成更具象、更深刻的理解，有效夯实了数字电路的专业基础。

同时，本次项目也能极大提升 Java 的实践能力，可熟练掌握集合嵌套、类封装、拓扑算法应用、迭代开发这类核心编程技巧。从简单的基础门电路到复杂的复合器件、模块化子电路，完整经历了小型项目从雏形到完善的迭代过程，对工程化的开发思想也会形成全新的认知。

多次调试排错的过程，也能锻炼逻辑思维与问题解决的能力；尤其是子电路模块的开发，多层映射、信号适配、格式校验的问题错综复杂，经过反复的排查与修改，代码调试能力和逻辑梳理能力都会得到显著的提升。

整体来看，本次课程设计的收获十分充足，既巩固了专业的理论知识，又锤炼了工程实践能力，能够充分理解模块化、规范化的程序与电路设计思想，为后续的专业学习和项目开发积累下宝贵的经验。