随笔分类 -  Verilog

使用Verilog HDL语言注意事项
摘要：1、wire和reg区别，输入输出是wire型，表示硬件线的连接，要在always模块里被赋值需要中间reg型变量，两者通过: assign 输入/输出=reg型中间变量 2、case的default后可以用空语句，default: ； 3、组合逻辑用阻塞赋值（=，像c语言一样，语句执行完立即赋值） 阅读全文
posted @ 2018-05-13 17:12 KwinWei 阅读(1046) 评论(0) 推荐(0)
nexys4ddr数码管动态扫描Verilog例程
摘要：题目：实现数码管动态扫描功能，将十六个开关的值以十六进制的方式在4个数码管上同时显示出来。 阅读全文
posted @ 2018-05-13 17:11 KwinWei 阅读(3280) 评论(0) 推荐(1)
verilog仿真文件编写
摘要：verilog仿真文件大概框架： 阅读全文
posted @ 2018-05-13 17:11 KwinWei 阅读(8095) 评论(0) 推荐(0)