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摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 序列信号发生器一、原理 在数字电路中， 序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号.能产生这种信号的逻辑器件就称为序列信号发生器.根据结构不同,它可分为反馈移位型和计数型两种。移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。 计数型序列信号发生器能产生多组序列信号,这是移位型发生器所没有的功能.计数型序列信号发生器是由计数器和组合电路构成的。 本实验的目的就是设计一个序列信号发生器。设计产生序列11100100、11100100、·
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摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 顺序脉冲发生器一、原理 在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。 在数字系统中，常用来控制某些设备按照事先规定的顺序进行运算或操作。 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。顺序脉冲发生器分为计数器型顺序脉冲发生器和移位型顺序脉冲发生器。 计数器型顺序脉冲发生器一般用按... 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 十进制加减法计数器一、原理 上面的一个实验我们介绍了二进制计数器, 这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。下面设计一个8421码十进制计数器为例该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，用于计数器的级联。其功能表如表1.1所示。二、实现在设计文件中输入Verilog代码 1 /****************************** 分频模.. 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 4位二进制加减法计数器一、原理 计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能。 计数器的种类很多。按脉冲方式可以分为同步计数器和异步计数器；按进制可以分为二进制计数器和非二进制计数器；按计数过程数字的增减，可分为加计数器、减计数器和可逆计数器。 本实验就是设计一个4位二进制加减法计数器，该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，... 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 双向移位寄存器一、原理 前一个实验设计的寄存器只有寄存数据和代码的功能。有时为了处理数据，需要将寄存器中的各位数据在移位控制信号的作用下，依次向高位或是低位移动移位。具有移位功能的寄存器称为移位寄存器。 本实验就是设计一个双向的移位寄存器，该寄存器可以对4位信号串行输入的数据进行移动输出。另外，该寄存器还有一个异步清零端，低电平有效。还有一个load装载数据的信号输入，用于预置数据，还有一个控制左移或是右移的信号输入，其功能表如表1.1所示。 表1.1 双向移位寄存器功能表二、实现在设... 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 寄存器一、原理 寄存器是计算机和其他数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。一个触发器能储存一位二进制代码，所以要存储n位二进制代码的寄存器需要n个触发器组成。 寄存器和数据锁存器功能是相同的，不同的区别在于锁存器是电平信号控制，属于电平敏感性，而寄存器一般是由同步时钟信号控制。两者使用场合不一样，主要取决于控制方式及控制信号和数据之间的时序关系：若数据有效滞后于控制信号有效，则只能使用锁存器；若数据提前于控制信号，并要求同步操作，而可以选择寄存器来存放数据。 本实验就是设计一个8 ... 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 D 触发器一、原理 触发器是能够储存1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原来的输出状态有关。D触发器是触发器中的一种，也是应用的最多的一种，它的特性方程为其逻辑功能如表1.1所示，二、实现在设计文件中输入Verilog代码 1 `timescale 1 ns / 1 ps 2 3 module Dflipflop ( Q ,CLK ,RESET ,SET ,D ,Qn ); 4 5 input CLK ; 6 wire CLK ; 7 input RESET ; 8 ... 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 半加器与全加器一、原理 算术运算式数值系统的基本功能，更是计算机中不可缺少的组成单元。1、半加器 半加法和全加法是算术运算电路中的基本单元，它们是完成1位二进制相加的一种组合逻辑电路。一位加法器的真值表见表1.1；由表中可以看见，这种加法没有考虑低位来的进位，所以称为半加。半加器就是实现表1.1中逻辑关系的电路。被加数A加数B和数S进位C0000011010101101 表1.1 一位半加法器真值表2、全加器 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进... 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 多位数值比较器一、原理 在数值系统中，特别是在计算机中都具有运算功能，一种简单的运算就是比较它们的大小。数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路。 表1.1 多位比较器真值表二、实现在设计文件中输入Verilog代码 1 `timescale 1 ns / 1 ps 2 3 module compare3 ( Y ,A ,B ); 4 5 input [3:0] A ; 6 wire [3:0] A ; 7 input [3:0] B ; 8 wire ... 阅读全文

摘要： 【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 数据选择器一、原理 数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。 表1.1 八选一数据选择器真值表二、实现在设计文件中输入Verilog代码 1 `timescale 1 ns / 1 ps 2 3 module mux8_1 ( Y ,A ,D0, D1, D2, D3, D4, D5, D6, D7 ,G ); 4 5 input [2:0] A ; 6 wire [2:0... 阅读全文