2018年11月11日
Vscode自动生成verilog例化
摘要： 更新：2020-08-12 14:58:50 修改增加SV语法支持，暂时支持logic、interface，用到别的再改吧。 前言 veirlog模块例化的时候，辣么多的信号端子，手动例化又慢又容易出错，葵花妈妈开课啦，孩子手残老犯错怎么办？ 当然是脚本一劳永逸，妈妈再也不担心手残党。 流程 （1） 阅读全文
posted @ 2018-11-11 23:34 小翁同学 阅读(20370) 评论(0) 推荐(0)