我的随笔

Xilinx FPGA 移位寄存器IP延时问题

小翁同学 2019-03-11 20:22 阅读:1627 评论:0 推荐:1

Xilinx FPGA引脚txt文件导入excel中

小翁同学 2018-12-28 14:01 阅读:1220 评论:0 推荐:0

vivado2016.1下载程序出错：End of startup status: LOW

小翁同学 2018-11-19 14:36 阅读:9804 评论:0 推荐:0

上板子在线抓波发现app_rdy一直为低

小翁同学 2018-11-19 14:26 阅读:2250 评论:0 推荐:1

Vscode自动生成verilog例化

小翁同学 2018-11-11 23:34 阅读:19952 评论:0 推荐:0

OrCAD原理图中怎么导出FPGA的引脚分配

小翁同学 2018-10-25 10:49 阅读:3248 评论:0 推荐:0

Verilog语言实现并行（循环冗余码）CRC校验

小翁同学 2018-10-25 10:27 阅读:28936 评论:13 推荐:1

Vivado寄存器初始值问题

小翁同学 2018-10-20 14:44 阅读:5621 评论:0 推荐:1

Mdoelsim10.4怎么脚本单独仿真ISE14.7 IP核

小翁同学 2018-10-18 15:46 阅读:871 评论:0 推荐:0

Vivado怎么使用In system debug(类似于chipscope的东西)

小翁同学 2018-10-18 15:38 阅读:1748 评论:0 推荐:0