我的随笔

verilog条件编译

小翁同学 2020-01-15 11:06 阅读:2422 评论:0 推荐:0

Vivado debug异常现象

小翁同学 2019-12-19 17:11 阅读:5393 评论:0 推荐:1

Matlab相关函数使用

小翁同学 2019-12-13 20:14 阅读:1009 评论:0 推荐:0

Vscode选中变量高亮颜色及注释颜色更改

小翁同学 2019-11-29 14:16 阅读:33190 评论:0 推荐:5

Matlab title正确显示下划线

小翁同学 2019-11-29 10:36 阅读:1474 评论:0 推荐:0

excel2016打开为空白界面解决办法

小翁同学 2019-10-15 19:37 阅读:1339 评论:0 推荐:0

Win10同时安装office2016和visio2016说明

小翁同学 2019-10-15 09:03 阅读:2816 评论:0 推荐:0

怎么对ZYNQ的FCLK做时钟组约束

小翁同学 2019-10-08 17:51 阅读:2685 评论:0 推荐:0

Vivado中备份设计好的block design

小翁同学 2019-09-29 11:14 阅读:6506 评论:1 推荐:0

ZYNQ block design警告：[BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly.

小翁同学 2019-09-27 10:01 阅读:5910 评论:0 推荐:1