随笔分类 -  Vivado

【vivado】debug hub时钟不匹配
摘要：报错，没有debug core！ the clock connected to the debug hub (dbg_hub) core 根因是在调试中，这个debug hub没有工作。 下图两个ila_0，ila_1，分别对应两个时钟clk_out1, clk_out2，然后连到一个hub上。 默 阅读全文
posted @ 2018-07-20 14:16 KevinChase 阅读(5784) 评论(0) 推荐(0)
【vivado】clocking wizard 时钟配置
摘要：1、结构：MMCM和PLL mixed-mode clock manager (MMCM)，phase-locked loop (PLL) 这两种primitive架构不同，MMCM实现更复杂一些，具有更多的features。 MMCM可以实现Spread Spectrum和差分输出，最多可以出7个 阅读全文
posted @ 2018-04-01 11:45 KevinChase 阅读(13219) 评论(0) 推荐(0)
【vivado】PL通过axi_hp接口控制PS的DDR
摘要：1、搭建vivado工程。 用户自建一个AXI接口，配置成AXI4、Full、Master类型。输入信号m00_axi_int_axi_txn控制内部开始数据传输。 通过axi_smc或者axi_interconnect跟PS_HP接口对接，可以实现N-1或1-N。 PS核部分配置出HP0接口，以及 阅读全文
posted @ 2018-01-15 17:45 KevinChase 阅读(2701) 评论(1) 推荐(0)
【vivado】AXI4接口verilog代码分析
摘要：用vivado创建new AXI4 IP，配置：AXI4-Full，Master。分析内部关于AXI4接口自动产生的代码。 1、在 M_AXI_ACLK 同步时钟下，抓取 INIT_AXI_TXN 由低变高，让 init_txn_pulse 产生个pulse信号； 2、输入信号 INIT_AXI_T 阅读全文
posted @ 2018-01-10 17:45 KevinChase 阅读(5492) 评论(0) 推荐(0)
【vivado】package IP 步骤
摘要：1、菜单选择 Tools -> Create and Package New IP；然后package指定目录； 2、指定目录（专门建个层次目录放自己的ip） 为了将各类文件分开，在ip目录下又建个src文件夹，专门放.v文件。（注意刚开始_TB文件不要放进来，否则就把这个识别成top文件了） 3、 阅读全文
posted @ 2017-11-08 11:21 KevinChase 阅读(1568) 评论(0) 推荐(0)
【vivado】ILA调试报错 The debug hub core was not detected 以及 Data read from hw_ila [hw_ila_1] is corrupted. Unable to upload waveform.
摘要：报错一： WARNING: [Labtools 27-3361] The debug hub core was not detected. Resolution: 1. Make sure the clock connected to the debug hub (dbg_hub) core is 阅读全文
posted @ 2017-09-08 15:26 KevinChase 阅读(30101) 评论(0) 推荐(2)
【ZYNQ】PL Configuration and Reconfiguration
摘要： 阅读全文
posted @ 2017-08-15 14:53 KevinChase 阅读(232) 评论(0) 推荐(0)
【vivado】XDC约束
摘要：# # IOSTANDARD Constraints## Note that these IOSTANDARD constraints are applied to all IOs currently# assigned within an I/O bank. If these IOSTANDARD 阅读全文
posted @ 2017-08-01 13:31 KevinChase 阅读(998) 评论(0) 推荐(0)
【vivado】安装丢失组件和无法启动
摘要：首先，使用installer下载安装WebPACK版本。 安装完毕后经常提示缺少组件之类的，这个跟win系统有很大关系。 1、丢失api-ms-win-crt-runtime-l1-1-0.dll xilinx自带一些dll文件，在下载目录或者 C:\Xilinx\xic\api-ms-win-cr 阅读全文
posted @ 2017-07-30 11:48 KevinChase 阅读(1612) 评论(0) 推荐(0)
【IP分析】合并信号concat，拆分总线slice
摘要：一般都是把几个零散的中断信号合并成bus，连到系统中断总线上。 比如出个GPIO[31:0]来控制bram的几个控制信号，分配如下： GPIO[24] - clk （可以直接指定[24]这一根线出来） GPIO[16] - en GPIO[8] - rst GPIO[3:0] - web[3:0] 阅读全文
posted @ 2017-07-12 16:47 KevinChase 阅读(1225) 评论(0) 推荐(0)
【SDK】Memory read error at 0xF8007080
摘要：sdk 2017.2 报错：Memory read error at 0xF8007080. AHB AP transaction error, DAP status f0000021 在system.hdf上查到，对应位置是ps7_dev_cfg_0，地址段0xF8007000-0xF80070F 阅读全文
posted @ 2017-07-04 11:39 KevinChase 阅读(2168) 评论(0) 推荐(0)
【SDK】控制PL侧GPIO
摘要：将PL侧的4个IO设置成gpio口，调用axi-gpio模块。 vivado搭建原理图：zynq <-> AXI_Interconnect <-> AXI_GPIO <-> gpio[3:0] 设置约束 寄存器地址 设置in/out和data 阅读全文
posted @ 2017-06-30 17:32 KevinChase 阅读(292) 评论(0) 推荐(0)
【SDK】控制PS侧GPIO ( 操作地址强制转换为指针 )
摘要：封装函数位于bsp文件下xgpiops.h 选XGpioPs_WritePin()函数分析（\gpiops_v3_1\src\xgpiops.c） 选XGpioPs_WriteReg()分析（xgpiops_hw.h）。Xil_Out32()是基础共享的，具体化成Gpio专用的。 分析Xil_Out 阅读全文
posted @ 2017-06-30 15:48 KevinChase 阅读(954) 评论(0) 推荐(1)
【IP分析】bram的地址线连接
摘要：提要： 如果想通过axi总线控制bram，调用axi_bram_ctrl模块，那么后端的bram必须要配置成Bram Ctrl MODE； 如果是全部自己写代码控制bram，建议用stand alone MODE，地址线的分配跟思维一致； 最理想的方式是双口ram一侧是axi的bram-ctrl模式 阅读全文
posted @ 2017-06-15 10:59 KevinChase 阅读(3031) 评论(0) 推荐(1)
【IP分析】BRAM的实用功能
摘要：最早的时候发现读取bram的addr必须+4而不是+1。 主要就在是否勾选“Byte Write Enable”，即是否按字节来操作。 在BRAM Controller模式下，默认勾选，PortA和PortB都是32bit位宽的，按照字节就是4个byte，所以会有we[3:0]共4个we信号。 在S 阅读全文
posted @ 2017-05-24 17:52 KevinChase 阅读(3533) 评论(0) 推荐(1)