随笔分类 -  FPGA

【电路】JTAG下载器研究
摘要：这是一款Xilinx FPGA的下载器。 左侧USB接口经过Cypress的usb控制器CY7C68013A-100AXC做接口转换，然后跟Lattice的LFXP2-17E-6FTN256I通信，这个小FPGA用来实现jtag协议，最后经过SN74LVC244A buffer后输出到jtag接口。 阅读全文
posted @ 2019-01-08 11:46 KevinChase 阅读(4014) 评论(0) 推荐(0)
【FPGA】Xilinx-7系的时钟资源与DDR3配置
摘要：引子： HP中的DDR需要sys_clk和clk_ref两路输入，HR用户功能也需要usr_clk时钟输入。 但是HR资源IO被完全占用，HP中只有bank33的MRCC/SRCC可以作为fpga的时钟输入。以及为了尽量减少差分晶振的数量，需要合理利用内部时钟资源。 一、先弄清楚DDR_contro 阅读全文
posted @ 2018-12-13 10:57 KevinChase 阅读(6987) 评论(0) 推荐(0)
【FPGA】选型
摘要：一、需求 1、支持192-pair LVDS差分接口； 2、支持DDR3-1066接口； 3、50-pin GPIO； 4、多余IO支持； 二、选型 Altera 阅读全文
posted @ 2018-08-15 16:36 KevinChase 阅读(180) 评论(0) 推荐(0)
【FPGA】全局复位是否有必要？
摘要：在FPGA设计中，用户逻辑功能最终在芯片的实体资源上实现，所以逻辑写法不同最终影响两点： 1） 路径延迟； 2） 资源占用； 下面的例子对比非常明显，异步reset与同步reset。 （一） 同步复位 在always block中的所有输入信号都是同步的，A-E & RESET。因为优先级R>S>D 阅读全文
posted @ 2018-06-25 17:10 KevinChase 阅读(1796) 评论(0) 推荐(0)
【Verilog】组合逻辑写法
摘要：下面是四选一多路选择器。有两类input信号，输入信号 in[3:0] ，选择信号 s[1:0]。 s选定后，in更新，out跟着更新，所以in必须写入敏感列表。 阅读全文
posted @ 2018-06-07 09:47 KevinChase 阅读(1224) 评论(0) 推荐(0)
【FPGA】xilinx IOBUF的用法
摘要：在vivado中，连接的管脚的信号一般都会自动添加OBUF或IBUF。 但是对于inout类型的接口，不会主动添加IOBUF，因为in/out切换需要控制信号，需要用户自己分配好。 在Language Template中能找到IOBUF的标准实例： 我们现在实例化一个叫 inout spi_io[0 阅读全文
posted @ 2017-11-10 11:21 KevinChase 阅读(8848) 评论(0) 推荐(2)
【FPGA】verilog实现的i2c接口控制
摘要：i2c协议规范： 一、时钟 首先第一步是产生fast-mode的400khz的scl速率，假设方波高低电平各占一半，即1.25us，理论上不满足规范上scl低周期1.3us，但是绝大多数器件都支持稍微超过400khz的速率。 我们仍打算产生一个规范内的速率。输入时钟clk=20mhz，计数12+1次 阅读全文
posted @ 2017-08-22 14:39 KevinChase 阅读(2584) 评论(0) 推荐(0)